CMOS集成电路持续缩小带来的变化已经使静态随机存取存储器(Static Random Access Memory, SRAM)对空间和地面环境中的中子、质子、α粒子及宇宙射线等的电离辐射效应更加敏感,导致多单元翻转(Multiple Cell Upsets,MCUs)和多节点翻转现象成为了影响SRAM存储器可靠性的主要因素之一因此,抗辐射加固技术也需要继续改进来适应工艺持续的缩小。目前,主流的集成电路工艺是标准商用CMOS工艺。在与该工艺相兼容(不需要额外的工艺步骤来制造集成电路芯片)的情况下,SRAM存储器的抗辐射加固技术主要是采用设计来进行加固(Radiation Hardened by Design, RHBD)。在本论文中,主要采用系统级和电路级这两种RHBD技术来对基于CMOS工艺的SRAM存储器进行抗单粒子翻转加固的设计。本论文的研究内容主要有以下几个方面：(1)为了纠正SRAM存储器中的MCUs,可以使用一些较为复杂的错误纠错码来对其进行纠错保护,但是主要问题是这些纠错码需要更多的额外冗余。在本文中,研究了十进制矩阵码技术加固SRAM存储器的方案,提出了基于分块结构的新型低冗余十进制矩阵码来提高存储器的可靠性。首先,将字在逻辑上分为多个块并排成一个2-D矩阵；然后,对于每一行采用十进制算法来获得最大的错误探测能力,对于每一列采用二进制算法来降低编译码电路的面积冗余；同时,为了降低错误纠错码译码器的硬件冗余,使用了编码器复用技术。该技术使用错误纠错码的编码器来作为译码校正子计算器的一部分,在降低译码器面积冗余的同时又不影响正常的编码和译码操作,即在编码(写)阶段,错误纠错码的编码器只作为编码器来进行编码操作；而在译码(读)阶段,错误纠错码的编码器被译码器调用进行校正子的计算。最后,验证表明所构造的十进制矩阵码可以对存储器中5位的MCUs进行容错,从而使其拥有非常高的故障容错能力；(2)一步大数逻辑可译码由于具有低的复杂度和较小的延迟,已经成为了众多纠正多单元翻转方法中一个不错的选择。但是,这些码需要较多的冗余位,即可存储有效数据位的个数相对较少。在本文中,将双可迁不变码和汉明码混合构造了一种新型低冗余、高码率的混合码来解决上述问题。首先,使用了穿孔技术来提高该码的码率,使存储器可以存储更多位的信息位；然后,为了降低混合码的平均译码时间,使用编码器复用技术构造了一个错误探测模块来加速译码速率；最后,构造了具有双错误纠正能力的(64,42)混合码,且将其与其它一些具有双错误纠正能力的纠错码进行性能比较。结果证明,构造的高码率混合码不仅可以有效地纠正多单元翻转,还可以降低整个存储器的冗余；(3)粒子以一定角度轰击SRAM存储器产生的电荷能够引发电荷共享而产生多节点翻转现象。随着CMOS工艺技术持续缩小到纳米尺寸,电荷共享效应也越来越严重。因此,传统的抗辐射加固的存储单元正面临着多节点翻转现象的威胁,设计新的、具有抗多节点翻转能力的存储单元的要求也越发迫切。在本文中,利用单粒子翻转的脉冲极性(当辐射粒子轰击PMOS晶体管的时候,只能产生一个向上的瞬态脉冲；当辐射粒子轰击NMOS晶体管的时候,只能产生一个向下的瞬态脉冲)及晶体管版图布局,设计了两个抗多节点翻转的12管存储单元(RHM-N和RHM-P单元),其主要优点是能够容错在任意一个单节点上发生的单粒子翻转；能够在不考虑存储值的情况下容错多节点翻转；工艺波动并不影响其抗辐射能力,以及具有低功耗的特点。进入21世纪以来,RHBD技术已经成为了一种广泛应用的抗辐射加固技术,它可以有效地降低集成电路的抗辐射加固成本以及与标准商用CMOS工艺相兼容。但是,目前的抗MCUs和抗多节点翻转的加固技术仍然存在很多问题。本论文所研究的具有高可靠和低冗余性的SRAM存储器抗辐射加固技术为解决这些问题提供了一个很好的加固方案,这对我国宇航事业的发展具有十分重要的意义。