基于硅中介层的2.5D集成电路改变了传统二维电路的连接方式,采用硅通孔等结构实现芯片之间在另一维度上的互连,克服了当前互连线延迟和功耗增加等制约集成电路进一步发展的问题。2.5D集成电路提高了系统性能,降低了功耗,并支持异构集成。然而,高集成度和复杂性导致2.5D集成电路在制造和使用期间不可避免地出现缺陷。特别是,由于2.5D集成电路的结构与传统的二维电路结构不同,给测试带来了许多新的挑战。本文以2.5D集成电路的测试结构设计作为研究对象,针对以上问题,分别提出了在晶片绑定前、绑定后,以及晶片正常工作这三个阶段中,硅中介层和晶片的有效测试方案。主要内容如下:在晶片绑定前,需要先对硅中介层内部的互连线进行故障测试,以避免将高成本的无故障晶片集成在故障硅中介层上带来的损失。本文提出基于传输门的测试结构,为测试激励的施加和测试响应的捕获提供通路。在具体测试过程中,采用基于时域反射技术的测试方法,通过向硅通孔发射矩形脉冲,然后采集并分析反射脉冲得到故障信息。为了提高测试准确度,采用小波变换对信号进行去噪处理,并用支持向量机进行故障定位。在晶片绑定到硅中介层后,为了测试互连线中的开路、短路和互连延迟缺陷,本文提出了一种与IEEE 1149.1完全兼容的测试结构。首先设计了低功耗的边界扫描测试单元。同时,为了减少测试时间,采用基于数据包的测试数据传输结构,实现多扫描链移位并行,并用DE算法对测试调度进行优化。此外,为了完成全速测试,本文设计了时钟切换模块,并对TAP控制器进行改进。最后,本文针对晶片正常工作中的电路延迟监测优化技术展开研究。首先提取影响晶片电路延迟的各项因素的特征值,并对关键路径进行编码。然后采用DE-Cluster算法根据关键路径之间的相关性进行分类,选出代表性关键路径,在晶片运行期间用传感器监测其延迟状况,根据测试结果对其他关键路径的延迟进行预测。本文对所提出的测试结构的有效性均通过仿真实验进行了验证,结果表明,上述测试设计可以有效克服各种测试约束,完成2.5D集成电路在每个阶段的测试需求,并且能够降低测试功耗,缩短测试时间,减少测试成本。