H.264怍为最新的视频压缩编解码标准，采用了许多先进的技术来进一步提高图像的压缩效率，其应用前景非常广阔。现在，世界上很多科研机构和公司都投入了对H.264的研究和开发，由于H.264编码算法复杂度很高，软件实现难以满足高分辨率图像的实对压缩，所以需要设计硬件编码器。　　 本文设计了一种并行的用子高分辨率图像压缩的H.264帧内编码器的硬件结构。并在FPGA上实现了宏块从预测到重建的环形处理流程，最后对设计进行了仿真和验证。针对H.264帧内编码器硬件实现方面的困难，本文作者提出了其硬件设计的具体解决方案：由于亮度分量的帧内预测方式多达13种，通过分析各预测公式的特点，本文作者提出了一种共事加法项的设计方法，可以同时得到所有预测方式的预测值。模式判断模块采用了4×4子块级的流水线结构，既避免了构造大型的减法网络，又提高了处理速度。为了减少宏块从预测到重建的处理时间，本文作者同时设计了一种高并行度的二维整数DCT/DHT变换结构，在两个相邻的时钟周期内就可以得到一个4×4子块的16个变换结果，量化模决根据变换模块的硬件结构，设计丁由8个基本量化单元组成的并行处理结构。　　 为了验证FPGA设计部分功能的正确性，本文作者把CAVLC编码在DSP上进行移植。DSP读取FPGA产生的量化结果，产生编码比特流，最后通过软件解码来验证帧内编码器设计的正确性。最后的实验结果表明，FPGA部分的设计与软件参考模型的结果完全一致，可以达到实对处理1K×1K30fps视频图像的能力。