低密度奇偶校验(Low-Density Parity-Check,LDPC)码具有逼近Shannon极限的性能且能够支持并行译码,在数字广播、深空通信以及磁存储等领域得到了广泛应用。在LDPC码译码器的硬件实现,尤其是基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的硬件实现中,受到片内存储器结构的限制,难以实现高并行度的译码器,导致LDPC码译码器的吞吐量难以提升。本文重点考虑FPGA片内存储器的特性,设计可有效利用片内存储器的、高并行度的LDPC码译码器架构。考虑到基于FPGA的LDPC码译码器实现受到片内存储器的限制,本文设计了一种可高效利用FPGA片内存储器的LDPC码译码器架构。设计的译码器由多个并行的译码单元构成,通过重新组织存储器的结构,使这些译码单元能够共享片内存储器,更高效地利用单个片内存储器中的存储空间。提出的译码器能够在不增加电路占用片内存储器数目的同时,提升译码器的吞吐量。进一步,针对数字地面多媒体广播(Digital Terrestrial Multimedia Broadcasting,DTMB)以及空间数据系统咨询委员会(Consultative Committee for Space Data Systems,CCSDS)标准中定义的LDPC码,使用FPGA实现了对应的LDPC码译码器,验证了本论文研究的译码器架构。此外,使用FPGA实现了对应的硬件误码测试系统,在该系统上对实现的LDPC码译码器进行了验证,测试了量化精度、迭代次数对译码器性能的影响。