在集成电路工艺水平和上市时间（TTM）的双重驱动下，基于IP核复用的片上系统（System-on-Chip）设计方法学登上历史舞台，而且一块芯片上集成的IP核数目也在成倍的增加。而集成IP核数目的增加也必然会带来一个关键问题，那就是如何让如此多的IP核在保证不牺牲系统性能的情况下能够正确无误的进行数据通信。因此，如何设计低成本、高性能、高并行性、低延迟和可扩展的片上互联（On-Chip Interconnection）成为当前多核SoC设计中的核心技术之一。本文针对西安电子科技大学自主研发的第二代网络处理器异构多核结构设计了一种高带宽，兼具并行性和可扩展性的高性能片上互联总线。该总线采用数据总线和命令总线相分离的整体架构，选用多重仲裁算法的仲裁策略并且采用流水线架构的全局仲裁器，使整个系统中除了数据传输以外的额外开销大大降低，大大提高整体总线的可利用率，仲裁延迟仅仅二个时钟周期。XDNP2.0同时采用并行的整体互联架构，全双工的工作模式，FIFO缓存的排队仲裁策略使系统的整体吞吐量大大提高，在250MHz的运行频率下，它可以提供高达46.875Gbps的理论带宽。本文采用基于SystemVerilog验证语言的分层验证平台，采用基于断言和覆盖率驱动的验证策略，用Modelsim10.0SE仿真工具分别对XDNP2.0片上互联RTL代码的命令层总线和数据层总线进行了功能验证。分别对数据层总线和命令层总线的功能覆盖率、断言覆盖率以及代码覆盖率进行了统计分析，并达到了最终的覆盖率收敛。本文最后对XDNP2.0片上互联包括吞吐率、仲裁延迟和数据传输延迟在内的总线性能进行了统计和分析，利用Design Compiler在SMIC130nm工艺下对XDNP2.0片上互联RTL代码进行了综合，报告显示其工作频率可达333MHZ，可提供的理论带宽高达62.4Gbps。