在对数字信号进行高速实时处理SOC芯片中,常常需要DSP核作为其主要的IP单元。C32浮点型DSP处理器是面向数字信号处理的,具有高度的实时性。本文主要研究了C32中DMA模块的IP软核设计工作。DMA控制器是可编程的外围设备,它在不干涉CPU操作的情况下,传输数据块到存储器映射的任何位置。DMA有专用的片内地址和数据总线,所有DMA访问都通过DMA的专用总线,并且由DMA控制器控制。DMA可以被外部(INT3-0)、内部的(片内定时器和串口)中断触发运行,传输完成后可以向CPU发出中断请求。根据以上所提出的DMA功能及原理,本文首先对DMA模块行为级的设计作了介绍,将其细化到具体时序驱动的行为,阐述了模块内部的控制流和数据流信号之间的关系,建立了DMA模块行为模型。并在此基础上对该DMA的结构设计进行了详细介绍,按照一般数字系统的结构,分别设计了DMA的控制部分和数据传输部分,并对其主要电路模块进行了介绍。根据数字系统的TOP-DOWN设计流程,对DMA进行了RTL(Register Transfer Level,寄存器传输级)划分,完成了地址状态机、读写状态机、加减控制逻辑、加减单元、比较单元、中断产生单元等的设计。并采用Verilog HDL对其进行了RTL级描述,最后根据控制寄存器中START位和SYNC位的不同情况,对DMA整体作了仿真验证工作。仿真结果表明,该设计能完全满足系统要求。