码率兼容LDPC码以其优异的纠错性能和对时变信道相适应的灵活性逐渐成为各种通信系统中信道编码方案的优先选择。论文从LDPC码的码率兼容和降低硬件实现的资源占用方面着手进行研究。在深入分析LDPC码基本原理的基础上,构造出能够兼容多种码率和多种码长的校验矩阵,并进行LDPC码编译码器的设计和IP核封装,体现了易用性好、复用性强、正确性高的特点。在码率兼容LDPC码的深入研究和编译码器实现过程中,论文取得了一定的成果。首先,针对码率兼容LDPC码硬件实现资源占用高的情况,研究了当前几种常用的码率兼容实现方式,并选用扩展矩阵的方式结合论文提出的改进的准循环校验矩阵构造方法,构造出能够兼容4种码率和2种信息帧长的校验矩阵。然后码率兼容校验矩阵的基础上,研究LDPC码的编码算法,结合基于准循环的改进迭代算法进行了FPGA设计实现和进一步优化,使设计出的编码器相较于直接编码的方法在资源占用方面有了很大的改进。接着,论文深入研究了基于置信传播的LDPC码译码算法和根据其改进的几种算法,选用改进的最小和算法结合多码率兼容的目标进行译码器的FPGA设计与实现。最后,针对LDPC码译码算法硬件实现难度大、算法描述复杂度高和开发周期长的问题,论文提出了利用高层次综合工具进行LDPC码译码算法综合实现的方法,使用高层次语言对译码算法进行描述,并从硬件实现的层面上对算法模块进行修正。在此基础上通过添加约束的方式从接口、数组和循环等方面优化该译码模块,最终将经过综合和联合仿真的LDPC码译码算法模块转化为RTL级代码并以IP核的形式输出。实验结果表明,LDPC码译码算法的高层次综合实现在保证译码器性能的情况下,不仅降低了算法硬件开发的难度且极大地缩短了开发周期。