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随着超大规模集成电路工艺技术的发展，电路集成度和复杂度不断提高，电路老化成为电路可靠性和性能的瓶颈，给电路的测试和可靠性带来了严峻的挑战。本文主要针对VLSI电路老化与内建自测试展开研究，研究内建自测试方法，使之适应高压缩率、低测试应用时间及低测试功耗的测试需求；研究负偏置温度不稳定性引起的电路老化问题，研究在设计阶段预测电路老化的方法；研究复用内建自测试方法缓解电路老化。本文的主要贡献有：1、基于前序状态的并行折叠计算BIST方法。首先利用输入精简技术在水平方向上压缩测试集，确定相容扫描链，在测试过程中对相容扫描链中的数据进行广播；然后利用折叠计算理论对测试集进行垂直方向上的压缩，使得同一折叠种子生成的相邻测试向量仅有1位不同，在并行测试过程中，仅需采用简单的测试控制电路就能有效降低移位功耗，并减少测试应用时间，同时保证了高测试数据压缩率。ISCAS标准电路的实验结果表明，该方案的平均测试数据压缩率为95.07%，平均测试应用时间为类似方案的13.35%，平均测试功耗也较同类方法具有一定的优势。2、基于初始状态的选择序列的并行折叠计算BIST方法。在分析基于初始状态的并行折叠计算及选择序列理论的基础上，通过记录表示折叠索引的组序号和组内序号生成选择状态的测试序列，避免了无用和冗余的测试序列的生成，从而使测试应用时间进一步显著减少，同时保障了较高的测试压缩率。ISCAS标准电路的实验表明，本方法的平均测试数据压缩率为94.48%，平均测试应用时间仅为同类并行折叠计算BIST方法的15.31%。3、考虑路径相关性的电路老化预测方法。在建立简化的NBTI门级老化模型的基础上，应用感知NBTI的静态时序分析框架，确定电路中老化敏感的潜在关键路径集合，通过考虑路径相关性确定老化敏感的关键门。本方法简单易行，在65nm工艺下对ISCAS基准电路的实验结果表明：在保障电路经10年NBTI效应仍满足相同的时序要求的前提下，本方法较同类方法能更加准确得定位关键门，且关键门的数量较少，从而可减少抗老化设计的成本。4、应用BIST的输入向量约束的门替换方法缓解电路老化。首先运用动态和静态的NBTI模型进行感知NBTI的静态时序分析，确定潜在关键路径，再通过考虑路径相关性的关键门算法确定关键门；接着生成能使关键门最大程度处于恢复阶段的输入向量；最后，对输入向量无法控制的关键门采用门替换方法进行内部控制。ISCAS标准电路的实验结果表明，电路时序余量为5%时，该方法较同类方法的平均门替换率降低到9.68%，时延改善率提高到39.65%。