近年来，随着技术的发展，SOC概念的逐渐实施导致集成度的提高，越来越多的功能需要被集成到MCU中了，例如要MCU中产生一个高频本振信号，需要在其内部集成一个高频的频率综合器。实际应用中，主流8-bit MCU的功能越来越强大，常需要数百兆赫兹的应用，例如430MHz频段的业余电台，400MH频段的对讲机，遥控器之类等等。而主流8-bit MCU目前通常仍采用的是标准0.5um CMOS工艺，因此在其中集成高频锁相环是一个具有挑战的课题。　　 论文主要介绍了一款采用单级环形振荡器作为压控振荡器(VCO)的锁相环电路的设计、实现以及测试。　　 首先论文讨论了频率合成的方法，包括直接模拟频率合成(DAFS)，锁相环频率合成(PLLFS)，直接数字频率合成(DDFS)以及延迟锁相环频率合成(DLLFS)。其中对直接数字频率合成的方法，做了深入讨论，对现有压缩数据以等效提高ROM容量的Sunderland算法进行了改进，提出了一种新的数据分割方式，可以用13位数据寻址得到近似于用14位数据寻址所能达到的性能，很好地优化了噪声特性和硬件开销。　　 接下来论文讨论了锁相环系统的各个组成模块以及系统的性能指标。然后，论文着重讨论了各种压控振荡器(VCO)。首先是RC振荡器，由于性能特性较差，这种振荡器作为VCO已经不常用了；其次是弛豫振荡器，这种振荡器现在用得也很少了；再次是LC振荡器，它具有振荡频率高，选择性好，噪声特性好等优点，但也有工艺复杂，面积大，不利于集成等缺点，因此并不适合这里的应用；最后是环形振荡器，它具有调谐范围宽，面积小，易于集成等优点，但也有噪声特性较差的缺陷。对于环路振荡器，虽然其噪声特性不好，但是如果仔细设计，在8-bit MCU中也已经够用。因此，在比较了各种振荡器之后，综合考虑性能、集成度和功耗等各方面因素，最终选定了环形振荡器作为VCO。　　 接下来论文分析了现有环形振荡器的特性，着重讨论了两级环形振荡器，包括源级耦合延迟单元构成的两级环形振荡器，交叉耦合延迟单元构成的两级环形振荡器，全摆幅交叉耦合延迟单元构成的两级环形振荡器以及有源电感作为负载的延迟单元构成的两级环形振荡器，分析比较了它们各自的优缺点，并在此基础上提出了一种创新的单级环形振荡器电路。该单级环形振荡器利用在通路中加入交叉耦合结构来制造额外的极点，使相位交点总是发生在增益交点之前，从而保证电路的持续振荡。论文详细介绍了该单级环形振荡器的设计，仿真和实现。　　 在此基础上，设计了一个以此振荡器为VCO的锁相环系统，论文详细介绍了该锁相环的各个组成模块的设计，仿真和实现。系统仿真采用Matlab实现，主要确定了环路滤波器的参数。电路级的整体仿真采用Cadence的数模混合Spectre完成。　　 论文的最后是芯片的测试结果。测定了锁相环的输出频率，包括VCO的输出频率和为得到I、Q正交信号而将VCO输出频率分频后的频率，输出频率的频谱，相位噪声，系统锁定时间，VCO增益以及系统功耗等参数。测试结果显示，系统性能良好。