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随着计算机应用领域的不断扩大以及集成电路设计制造技术的飞速发展,诸如云计算、3D显示、万兆以太网等新兴业务不断涌现,都需要以功能更加丰富强大的中央处理器和图形处理器支持,而这些高速的处理器则需要速度更快的总线接口进行互联,以充分发挥其数据处理能力。随着计算机运算处理能力不断提升与总线数据传输速度陷入瓶颈的矛盾日益突出,以及集成电路成本的降低和超大规模集成电路设计制造能力的不断提高,传统并行总线所提供的带宽总量可以在某种新型串行数据轻松实现,单通道最高数据传输速率不断被刷新,使得新型串行数据传输代替传统并行数据传输成为一种必然趋势。首先在高速串行接口系统结构方面,对前沿研究的系统架构进行了分析和总结,全面而深入地研究基于PCI Express协议的互联技术以及体系结构oPCI Express总线作为新一代高性能、高带宽、串行通讯互联标准,能够以更低的生产成本获得明显提高的系统吞吐量、可扩展性和灵活性,正在逐渐全面取代PCI和AGP总线,成为新的局部总线工业标准。文中对PCI Express,总线进行概述,简要说明拓扑结构、协议结构以及协议发展情况,重点研究PCI Express2.0协议的物理层基本结构和工作原理。其次在电路设计方面,对物理层相关数字电路的各个模块分别进行了研究和设计。主体电路包括初始化控制器、电源管理模块、8b/10b编解码模块、相位调整模块、头字符对齐模块、弹性缓冲器、接收端状态反馈模块等,稳定工作在500MHz时钟频率下。重点研究8b/10b编解码方法,采用不同方法实现电路功能,并在相同工作频率下对占用面积以及消耗功耗两方面进行了比较,实现了一种整体性能优化的电路结构。另外根据所设计的逻辑部件的结构,采用内、外测试方案相结合的方式,充分验证设计中各个模块的功能是否正确,同时实现了三种数据格式下的自测试控制,可以对故障点子模块进行定位和分析,有较高的灵活性。最后采用SMIC65nm COMS工艺,对本论文的基于PCI Express2.0物理层数字电路进行了前期电路仿真以及后期流片验证。测试结果表明,在芯片工作在PCIExpress1.0模式时,相关数字电路稳定工作在250MHz时钟频率下,整个收发器环回模式的误码率为10-14；在芯片工作在PCI Express2.0模式时,相关数字电路稳定工作在500MHz时钟频率下,整个收发器环回模式的误码率为10-13。