频率合成器作为许多电子系统的“心脏”,广泛应用在商业、军用、民用等各个重要领域。其发展迅速,实现方式多种多样。然而,大多数频率合成器很难兼顾良好的频率分辨率、快捷变频能力、较宽的频率合成范围、以及结构简单、低成本的特点。因此,基于时间平均频率方法的频率合成器应运而生,在低成本的条件下,为芯片设计者提供了具有良好的分辨率和快捷变频特点的时钟源,是近年来国外的研究热点,并已成功运用到了诸多的商业产品中。本文针对国内尚未广泛涉及的基于时间平均频率方法的频率合成器进行研究,旨在实现一种具有快捷变频能力、灵活的频率设置能力、良好的分辨率、较宽的合成频率范围、结构简单的频率合成器。本文在分析了几种典型的频率合成器的基础上,对现有的基于时间平均频率方法的频率合成器的两大基石—时间平均频率方法和Flying-Adder架构进行研究。对基于Flying-Adder架构的频率合成器在Simulink中进行建模及仿真,通过理论分析,找到了各中间信号与合成信号之间的关系。并对合成信号进行时域及频谱分析,找到了合成信号与频率控制字之间的关系及其在应用中应规避的频率控制字范围。同时,得到了此种频率合成器中存在的确定性抖动的解析式及范围。进而,针对Flying-Adder快速稳定部分加以改良,提出了一种全新的架构。与基于Flying-Adder架构的频率合成器相比,本设计进一步简化了结构,并且使频率控制字的位数不再受电路结构的限制,从而在一定程度上拓宽了合成频率范围;在频率切换速度方面,使速度提高了一倍(这是由二者的电路结构决定的);当在需要多个频率源的复杂系统中使用时,本设计的结构复用程度更高。最后,对本设计中各个模块的可行方案进行分析,基于FPGA平台,使用Xilinx Virtex-5系列的FPGA完成了全部的电路验证工作,进行了电路的功能仿真及时序仿真,并进行了板级测试。结果表明,电路在实际工作中的情况与理论分析及仿真结果一致,验证了整个设计的可行性。当本设计的频率控制字带有16位分数位时,频率分辨率约1~10ppm,可调的最小频率步长约为96.60Hz,最低输出频率<5MHz,最高输出频率为398.09MHz,频率转换时间仅需切换前的时钟脉冲序列中的一个循环时长。此外,设计了适用于本文所研究的频率合成器的杂散抑制电路,当使用较少的15个存储单元时,频谱中杂散强度普遍减小3-10dB。