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目前一些行为级综合工具实际上对描述的格式限制得非常严格,这也在一方面限制了设计者的思路.寄存器传输级综合的描述形式则要求用户首先按照系统功能进行时序划分,然后用硬件描述语言描述各个时钟周期内数据流的传输行为;这在增加用户一定的工作量的前提下使得这种综合方式的实现成为可能,同时设计师可以根据以往的经验对设计进行了各种人工的干预.鉴于这些优点,寄存器传输级综合成为研究的重点之一.该文即研究基于VHDL语言的寄存器传输级(RT级)综合系统.