随着科学技术的进步,人们对于电子系统在工作速度以及噪声等性能方面的要求越来越高。锁相环作为一种常见的频率合成技术,能够为电路系统中的各模块提供所需的时钟频率,是所有电子产品的心脏,其工作频率、相位噪声等指标直接决定了系统的性能。因此,具有高频率与低噪声的锁相环设计始终是国内外研究人员的关注热点。为了突破整数分频锁相环在调频分辨率与环路带宽方面的限制,基于Delta-Sigma调制器的小数分频锁相环得到了广泛应用,其通过周期平均的方式实现对输入信号的带分数倍分频,从而提高了参考信号与分频器的灵活性。然而,这种分频方式由于瞬时整数分频比的量化误差,在系统中引入了大量的量化噪声,导致输出频谱的纯净度降低,使其在高精度的应用场景下受到限制。为此,研究人员提出了多种基于模拟补偿或数字滤波等原理的量化噪声优化方法。本文针对小数分频结构中由于量化误差引入的噪声问题,提出了一种基于时域方法的量化噪声优化电路,通过所设计相位插值数字时间转换器进行时域补偿的方式实现对量化噪声的高效抑制。首先,论文对小数分频锁相环的工作原理以及噪声进行了详细分析,研究了量化噪声的产生机制,并对现有的量化噪声优化技术进行了对比;其次,重点研究了基于数字时间转换器结构的量化噪声优化方法,分析了传统数字时间转换器在分辨率与线性度方面存在的局限性;再次,设计了一种全数字相位插值电路,并以该电路为基础单元,搭建相位插值数字时间转换器,能够同时满足高延时线性度与高延时分辨率,且具有控制逻辑简单、可标准单元化以及易于参数调整等优点,适用于小数分频锁相环量化误差的高精度补偿;最后,搭建了包含量化噪声优化电路的小数分频锁相环,并设计相应的时域补偿算法,通过仿真结果,分别从时域和频域两个角度验证了所设计数字时间转换器电路对于量化噪声的优化作用。电路的搭建与仿真均基于Cadence平台,根据64-bit相位插值数字时间转换器在40 nm工艺下的版图仿真结果,其平均延时分辨率为44.118 fs,差分非线性绝对值小于1.5 fs,积分非线性绝对值小于3 fs。根据芯片测试结果,其精调差分非线性绝对值小于10 fs,精调积分非线性绝对值小于9 fs。为验证量化噪声优化效果,将相位插值数字时间转换器移植到180 nm工艺下的小数分频锁相环中,根据仿真结果,从时域角度,由锁定后锁相环输出信号周期求倒数得到的频率波动范围由0.1 MHz减小至0.03 MHz;从频域角度,所设计相位插值数字时间转换器大幅度衰减了由于量化误差产生的频率分量,并且将底噪减小了10 d B,证明了论文研究的正确性与有效性。