低密度奇偶校验（Low-Density Parity-Check,LDPC）码是一种纠错性能接近香农极限的线性分组码,其译码算法可以分为软判决译码算法和硬判决译码算法两大类。前者性能优异,但算法复杂度高、硬件开销较大。比特翻转译码算法（Bit-Flipping,BF）作为一种硬判决译码算法,具有复杂度低、运算量小以及硬件开销小等特点,但译码性能不如软判决译码。由于BF译码算法在硬件实现方面具有相对优势,为了改善BF算法性能,加权比特翻转（WeightedBit-Flipping,WBF）译码算法等一系列基于其改进的算法被提出。论文主要以WBF译码算法为研究对象,研究WBF类译码算法的改进及其FPGA设计与实现。在WBF译码算法改进方面,提出了一种具有全新跳转条件的多/单比特切换机制的两级WBF译码算法。该机制有效地融合了低运算复杂度多比特翻转译码收敛速度快和单比特翻转译码算法低误码率的两个优点,同时有效防止了算法在译码过程中的无限循环翻转现象。仿真结果表明,当SNR=5.0dB时,与基于变量节点更新的WBF译码算法相比,改进算法的平均迭代次数降低约45%,同时获得了约0.15dB的性能增益,具有更快的收敛速度和较好的译码性能。在LDPC译码器的FPGA设计方面,选择WBF类算法中的基于幅度和的WBF算法为例,使用串行译码结构完成了对WBF算法类译码器的整体结构设计,并提出了一种串行结构的寻找具有最大翻转函数值的比特所在位置的解决方法,为今后针对短码的LDPC加权比特翻转类算法FPGA译码器的设计与实现提出一种方案。整体结构设计包括控制模块、权重计算模块、比特翻转位置计算模块、比特翻转与译码判决模块以及地址生成模块。首先对每个模块用verilog进行RTL级设计,其次使用Xilinx公司的Vivado软件进行设计与仿真,给出时序图,最后完成对LDPC译码器整体的功能测试,分析译码器所使用资源的情况。