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本文着眼于高性能锁相环的设计技术，文中针对锁相环设计中的三个主要问题，提出了解决方案，并设计了三款频率综合器验证所采用的技术。设计了一种整数分频器，采用双环路技术实现了较低的输出带内相位噪声；设计了一种可变延迟PFD并应用在小数分频锁相环中用于补偿量化误差引起的带外相位噪声的恶化；设计了一种不需要分频器的亚采样毫米波锁相环的结构，并应用在一款94GHz锁相环中，能够有效地降低毫米波频率综合器的功耗。
1、针对全球卫星导航系统接收机芯片的需求，设计了双环路整数分频频率综合器，拥有有两个完整的锁相环路和一个双平衡混频器。这种结构通过降低每个锁相环路的分频比从而降低输出本振信号的带内相位噪声。该综合器采用10MHz固定的商用原子钟参考频率源，实现了1MHz频率分辨率，能够覆盖多数GPS、Galileo和“北斗Ⅱ”卫星导航系统的工作频段。经测试，带内相位噪声指标达到-99dBc/Hz@10kHz，满足设计要求。论文中还详细讨论了双环路锁相环可能发生误锁定的机理，并设计了一种新型的频率自动调谐算法以避免此种情况。该综合器采用0.18-μm CMOS工艺流片制造，并已经集成在一款46MHz中频导航接收机芯片中。
2、针对软件定义无线电收发机芯片的设计要求，论文中介绍了一种小数分频锁相环的设计方法，并提出了一种利用PFD延迟时间在环路滤波器注入电流对∑△量化误差进行补偿的方法，能够抑制锁相环输出带外相位噪声恶化。该小数分频锁相环采用20位带抖动的MASH1-1-1结构∑△调制器，并采用4路(每路5位)数字模拟转换差分器(DAD)结合可变延迟鉴频鉴相器(PFD)实现补偿算法。论文中还提出了一种带占空比控制环路的宽可调范围锁延环，用于控制PFD延迟。通过使用锁延环跟踪VCO输出信号的周期，PFD可以实现精确的16倍VCO周期的延迟(误差<300ps)。仿真结果表明，采用这种可调延迟的PFD，并结合DAD技术，量化误差的补偿在较大的工艺波动和偏差的情况下仍然有显著的效果。该小数分频锁相环正在采用65nm CMOS工艺流片制造，目标覆盖3.2GHz以下的频段，能够支持GSM、UMTS、DTV和其他主流的无线通信协议。
3、本论文中还简要的介绍了一种针对毫米波应用设计的亚采样锁相环。亚采样结构采用高速采样保持电路代替传统的鉴相器，通过对VCO输出信号直接进行亚采样控制环路的锁定。采用亚采样技术的毫米波锁相环能够省去极为消耗电流的高速分频器从而有效地降低系统功耗。这种新型亚采样毫米波锁相环设计的输出频率是23.5GHz左右，通过集成4倍频器，可以实现94GHz的本振信号输出，可以应用在毫米波成像系统中。该锁相环经65nm CMOS工艺流片制造。