未来无线通信系统需要支持更高的数据速率。目前能够实现千兆每秒（Gbps）速率的一个主流技术途径就是充分利用毫米波（mm-wave）频段可提供的大带宽。同时,随着当今半导体工艺的不断进步,晶体管的截止频率、功耗等性能不断进步,推动毫米波电路与系统在雷达、通信、成像等战略领域得到了快速发展。在这些毫米波电路与系统中,毫米波频率综合器是核心模块,它直接影响系统的性能,例如,其相位噪声直接影响毫米波雷达的分辨率,其调频范围限制了通信系统的最大使用码率等。在毫米波频率综合器中,直接实现高频段输出是极具挑战性的工作,而倍频链路是缓解该挑战的一个重要手段,它可有效实现从较低频段到较高频段的频率倍增。本论文聚焦研究毫米波频率综合器中的倍频链路,并采用40nm以及180nm CMOS工艺开展设计与验证。本文首先分析比较了两种不同产生毫米波频率综合器的方案:VCO直接产生目标频率以及通过低频VCO级联倍频链路。对于第一种方案,毫米波频段下无源器件的恶化以及高频信号在金属、衬底间耦合能力增强,在相同频率下易对VCO产生频率牵引等问题,均对设计提出了巨大的挑战。而第二种方案则能一定程度降低其影响。本文将主要对该架构中的二、三倍频器进行设计。对于无源器件,主要介绍了电感及变压器的优化方案及应用。对于电感,基于S参数定义介绍一种更适用于理论计算和设计优化的模型,并以此对电感版图进行优化。对于片上变压器,主要提出增益增强以及带内平坦的四阶耦合谐振腔的设计思路,并对谐振腔各参数的影响趋势进行分析并仿真。最后根据去嵌入结构对变压器在180nm工艺下进行了流片并测试。对于二倍频器,主要针对push-push-pair及注入锁定二倍频器两种结构进行设计,其中注入锁定倍频器采用四阶谐振腔拓展带宽,同时利用变压器间接耦合减少场效应管源退化现象。最终本文设计的二倍频器在-4dBm@12GHz的输入功率下实现10.3GHz-13.6GHz的锁定范围;对于三倍频器,基于cascode结构提出一种基频抑制差分三次谐波发生器,相较于传统cascode结构实现约8dB的基频抑制能力增强。倍频链路所有功率放大级电路均采用（pseudo-differential neutralized）伪差分中和共源电路,且各级均通过变压器结构进行级间匹配以及功率匹配。所有电路均完成全版图电磁仿真。最后在40nm工艺下,设计并仿真了基于单VCO下140GHz/210GHz的二倍频、三倍频双频点链路。基于变压器耦合结构实现功率分配并通过缓冲级进行隔离。