随着智能家居、智能电网、工业控制等物联网产业的快速发展,作为连接物理世界和数字世界的桥梁的模拟-数字转换器(Analog-to-Digital Converter,ADC)正变得日益重要,并提出了高精度、低功耗、实时转换等要求。逐次逼近寄存器(Successive Approximation Register,SAR)型ADC很好的契合了这些要求,并且因其数字电路的主体属性而从CMOS制造工艺的进步中不断受益。此外,作为主流的电荷重分配型结构具有极低的静态功耗,且其总体功耗随采样速度降低而降低。因此,近年来SAR ADC成为业界和学术界的研究热点。本论文研究了设计高精度SARADC涉及的关键技术,并在130 nm CMOS工艺下设计了一款内嵌参考电压缓冲器的14位1 MS/s采样速度的同步SAR ADC。其中的电荷重分配型数字-模拟转换器(Digital-to-Analog Converter,DAC)模块采用三段结构,大幅度降低了所需单位电容的个数;引入冗余位校准动态误差,缓解了对电容阵列DAC首次建立时间的要求;通过改进的不需要额外校准电容阵列的自校准技术前台校准电容失配,引入的增益误差在后台校准;电容阵列的高3位改由温度计码控制以降低微分非线性(Differential Nonlinearity,DNL)误差;比较器采取了失调的输出存储方式进行自校准。本论文还从降低环路延时的角度优化了温度计码译码器的电路设计,所有的输出均经过两级门产生,实现了译码延时最小化和相等输出延时。通过人为引入3%单位电容失配的方法验证了所设计数字校准算法的有效性。后仿真结果显示,所设计ADC的芯片面积为0.24 mm2,在1 MS/s采样率下的功耗约为5.352 mW(其中参考电压缓冲器消耗4.62mW);在最差工艺角下,有效位数为13.2,无杂散动态范围(Spurious-Free Dynamic Range,SFDR)大于89 dB;温度范围为-40-80℃。