伴随着信息时代的高速发展，大数据时代的来临，网络通信、高密度计算、高速视频图像处理等领域对数据高速传输提出了更高的要求，适应于不同工作情况的高速协议大量推出。深亚微米及纳米工艺下，传统并行通信协议由于数据传输线过多，浪费面积，并且线间耦合较重，难以提高工作频率，逐渐被高速串行通信协议替代。高速串行接口由发射机和接收机两部分构成，接收机中最关键的模块是时钟数据恢复(Clock and Data Recovery，CDR)电路，负责从输入的高速差分数据中恢复出同步时钟，用于数据采样。　　现行的CDR电路主要包含开环结构和闭环结构两大类，其中得到最广泛应用的是传统双环CDR和相位插值CDR两种。传统双环CDR基于锁相环(Pbase Lock Loop，PLL)，实现简单，频偏容限高，但锁定缓慢;相位插值CDR基于相位插值器(Phase Interpo lator，PI)，锁定快，易于数字化和工艺移植，但难以调整时钟频率，从而频偏容限较低，两种结构各有优劣。CDR电路的抖动性能与接收机误码率(Bit Error Rate，BER)关系重大，需要进行系统分析研究。　　本文首先对PLL和CDR环路进行系统建模，从抖动产生、抖动传输和抖动容限几方面进行考量。针对自偏置PLL,深入分析了其电源噪声敏感度(Supply Noise Sensitivity，SNR)，提出了一种基于系统传输函数的SNR估算方法。该方法分析自偏置锁相环控制电压调节器传输特性，获得自偏置锁相环噪声传递函数，从而计算得出环路SNR曲线。与瞬态仿真结果对比表明电源噪声敏感度曲线趋势吻合，但在SNR最高点的绝对值上有所差异，原因在于本方法忽略了输入抖动时，调节器电路前后两端的微小压差以及电路本身的失配。该方法一定程度上避免了设计中的长时间反复瞬态仿真，为环路抖动性能的优化提供了参考。　　本文随后在调研前人结构的基础上，设计了一款相位插值CDR芯片，该芯片在130nm CMOS工艺下实现，经过流片验证可覆盖500Mbps至1.7Gbps数据率。二进制鉴相器在输入数据率500Mbps至1Gbps之间采用全速率模式，在1Gbps至1.TGbps之间采用半速率模式，从而采样时钟频率范围保持在500MHz至1GHz，避免进入相位插值器线性度较差(＜0.925)的区域。相位插值器采用两级结构，7位二进制精度，相位控制码产生电路通过对两级PI的粗调和细调，提升了锁定速度，从而扩大了频偏容限，经测试可达±1466ppm。该CDR单位数据率功耗为32.5mW/Gbps，芯核面积约为0.359mm2。　　在此相位插值CDR的基础上，本文提出了一种控制码锁存结构。该电路结构检测到CDR环路锁定后将控制码锁存，从而令恢复时钟不再跟踪数据相位，从而消除了系统相位噪声，时钟抖动仅为450fs。当检测到恢复时钟相位超出设定阈值时，为防止环路失锁，相位控制码将解除锁存，输出时钟相位继续跟踪数据相位。数据输入10MHz抖动时，CDR抖动容限可达0.4UI，未受到影响。该控制码锁存电路的核心模块为CDR锁定判断电路，前人结构存在一定问题，如同步头误码率检测不能在数据传输过程中实时判断锁定、眼图扫描电路开销较大等。本文提出了一款新式的CDR锁定判断电路，采用移位寄存器对每个周期中鉴相器输出的超前/滞后脉冲分别计数，实时监控相位是否超过阈值。后续电路进一步计算出控制码平衡点位置，保证恢复时钟保持在最佳采样位置。　　本文最后设计了一款传统双环CDR芯片，在180nm CMOS工艺下实现并流片，数据率范围500Mbps至6Gbps。采用自适应均衡器结构，可根据数据通道自动调整均衡器高频增益，3GHz最高增益补偿15dB。本CDR单位数据率功耗为21.09mW/Gbps，芯核面积约为0.534mm2。　　综上所述，本文提出了一种自偏置PLL电源噪声敏感度估算方法，为PLL和CDR的抖动新能优化提供了参考;设计了两款不同结构的CDR芯片，与相同工艺下的其他文献工作进行比较，在相位抖动、频偏容限等指标上有一定优势;提出了一种简便的控制码锁存结构，消除了CDR恢复时钟系统相位噪声，同时不影响抖动容限。