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本文对CMOS集成电路片上ESD保护的设计进行了研究。文章在输入输出ESD保护电路设计中，提出了一种适用于CMOS单硅工艺的新型栅耦合MOS管ESD保护结构——压焊块栅耦合MOS管(BPC-gcMOS)。该结构不仅规避了常用增强型gcMOS管ESD保护结构无法对某些ESD脉冲及时响应的设计缺陷，而且大大节省了版图面积。0.5pm单硅CMOS工艺下，以该结构为辅助触发电路的可控硅管ESD保护电路，经测试HBM模型抗ESD能力超过8kV。
在电源/地ESD箝位保护电路设计中，给出了一种新型电源/地ESD箝位保护电路——栅控可控硅级联二极管串(gcSCR-CDS)结构，该结构具有以下特点：抑制原有级联二极管串结构的Darlington效应、触发电压可调、泄漏电流小(常温和高温)、导通电阻小，单位面积抗ESD能力强，抑制闩锁效应等优点。0.35μmCMOS工艺下，测试结果表明，25℃和125℃时该结构泄漏电流分别小于5pA和2.8nA，优于常规级联二极管串的3.3uA和2.72mA。该结构HBM模型抗ESD能力经测试超过8kV。
在全片ESD保护设计中，提出了全片ESD失效模型，该模型分析了ESD箝位保护电路和输入输出端距离L、电源/地总线宽度W、电源/地总线厚度T(所用金属层数)等对全片抗ESD能力的影响。提出了一种覆盖式电源/地总线I/O单元版图布局，节省了版图面积，提高了全片抗ESD能力。
在射频集成电路ESD保护设计中，提出了计算ESD寄生电容的模型。提出了新型低寄生MOS管——n-well漏区MOS管，该结构ESD本征寄生电容比常规MOS管减小了40﹪。分析了新型gcSCR-CDS管低寄生特性，该结构总ESD寄生电容比常规LVTSCR管减小了50﹪。