随着IC设计技术和工艺水平的日益完善，集成电路的复杂度越来越高，芯片规模越来越大，数百万门级的电路可以集成在一个芯片上，集成电路已经进入SoC时代。嵌入式多端口静态存储器是SoC中不可缺少的模块，当大量的存储器单元被嵌入到处理器芯片内部时，它们的功耗和测试成为突出的问题。　　本文首先对嵌入式多端口SRAM在低功耗和内建自测试方面的发展现状作了介绍与回顾，扼要的阐述了VLSI设计中常见的低功耗优化技术和测试技术，并介绍了目前静态存储器设计中采用的基本方法。　　从嵌入式多端口SRAM的低功耗需求出发，本文深入研究了两种多端口静态存储器（寄存器堆和cache）在结构层的低功耗技术。具体包括：　　1．在寄存器堆低功耗设计技术方面，基于对已有的cache模型分析和修改和扩充，得到了寄存器堆结构层的功耗模型、延迟模型和面积模型。模型公式的计算结果表明存储阵列结构的变化影响寄存器堆的功耗、延迟和面积，不同配置的寄存器堆应采用不同的阵列结构。同时，通过研究各个组成部分的不同电路结构对寄存器堆功耗的影响得到功耗分布图，确定不同配置寄存器堆的主要耗能元件，优化其电路结构来降低整体功耗。利用这种低功耗优化方案，我们分别采用TSMC0.25μm工艺为SPARC处理器和DSP处理器设计了同步和异步共四个寄存器堆。另外，采用TSMC0.35μm工艺设计的异步64×32位寄存器堆，在MOSIS多芯片投片成功，并通过芯片功能测试。这些寄存器堆经过结构、电路和版图层优化后，均取得了比模型估算值更低的功耗。　　2．在cache的低功耗设计技术方面，首先研究了cache系统的在电路和版图层的低功耗设计技术。其中 TLB是影响cache读取速度的关键路径，因此在设计过程中着重分析了CAM结构和比较线结构对延迟和功耗的影响。除了电路技术可以降低功耗外，本文又提出在结构层降低cache功耗的办法。本文提出的滑动cache结构具有自适应动态可重构的特点，它不但降低了cache的静态和动态功耗而且提高了整个处理器的性能。除传统的指令和数据cache外，滑动cache结构增加一个滑动块Scache。利用动态仲裁机制，实时均衡考虑指令和数据cache的性能，动态调整Scache的配置，从而降低整个cache的静态和动态功耗。在Wattch仿真器上实现了该设计，利用SPEC95测试程序与两种传统结构和文献中的DRI结构进行了比较验证。　　针对多端口嵌入式存储器的内建自测试需求，本文提出了双端口SRAM和双端口CAM的内建自测试算法，然后设计并实现了片上存储器的集权式BIST系统。具体包括：　　1．针对双端口SRAM和双端口CAM，本文提出了折衷的测试算法，既有较高的故障覆盖率又有较短的测试时间，即双端口SRAM的测试算法（DS-March CE）和双端口CAM的测试算法（DC-March CE），它们的测试长度分别为20N和20N＋2L。这两个算法有很大的相似性，便于内建自测试电路的集成。它们不但可以检测所有字内故障，而且可以检测部分字间故障，故障覆盖率可高达95％以上。由于针对双端口CAM的测试算法较少，本文中通过分析双端CAM的物理故障模型和功能故障模型，又提出了一种高故障覆盖率的测试算法（HFC-CAM算法）。这种算法的测试长度为3×23N，故障覆盖率高于以往的算法。　　2．设计了一个可扩展的片上存储器集权式BIST系统。文中介绍了它的总体结构和各个组成部分的框架。该系统可以测试单端，双端和多端SRAM和CAM，特别是可以对cache系统中地址变换表的特殊结构及比较线生成相应的测试电路。该中央集权式的BIST系统，避免了产生冗余电路，并且对不同算法和多种类型的存储器有很强的重构性和可扩展性。最后以一个SoC芯片中全定制的cache和寄存器堆为例，将前面提出的两个March CE算法应用到BIST电路设计中，实现一个完整的测试系统。这个系统采用TSMC0.25μm工艺综合实现并验证通过。