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一直以来,有限脉冲响应(Finite Impulse Response, FIR)数字低通滤波器在各大领域都占据了举足轻重的位置,无数研究人员对其设计方法不断进行研究,最终目的只有两个：第一个目的是为了提高滤波器系统的处理速度,第二个目的是为了减少滤波器所消耗的硬件资源。首先,文章对FIR数字滤波器的原理进行了介绍,进而对分布式算法(distributed arithmetic, DA)的原理进行了分析,而后在DA算法的基础上通过引入倍频模块并结合流水线技术完成了对16阶FIR数字低通滤波器在现场可编程门阵(Field Programmable Gate Array, FPGA)上的设计。文章在确定了滤波器设计指标以后,利用MATLAB软件自带的FDATool工具采用凯撒窗函数法设计了16阶FIR数字低通滤波器,然后对滤波器系数进行了提取并量化转换为二进制补码,以此来便于在FPGA上实现。接着对数字滤波器系统进行了模块划分,然后在QuartusⅡ9.1的平台上采用自顶向下的设计方法,对滤波器系统的每个模块进行了实现。设计过程是采用硬件描述语言Verilog HDL编程来完成的。为确保整个系统工作的稳定性,对每个模块都进行了功能仿真验证。然后,借助QuartusⅡ9.1平台对整个系统进行了综合和功能仿真,仿真后得到的结果如下：本次设计的滤波器系统最高的运行频率可以达到164.80MHz,一共使用了904个逻辑单元,仅仅占整个硬件资源的20%,其中468个寄存器仅占整个硬件资源的10%。仿真结果表明,本次设计的FIR数字低通滤波器系统在保证合理硬件资源消耗的前提下处理速度得到了提升。最后,借助MATLAB软件通过编程得到输入混频信号滤波前的波形图和频谱图,然后将在QuartusⅡ9.1平台上所得到的仿真波形*.vwf文件另存为*.tbl文件,通过MATLAB软件编程来对该文件进行读取,能够得到滤波后的时域图与频谱图。通过对波形图进行对比和分析可知,所设计滤波器系统滤波效果、稳定性良好,在实际工程中有一定的应用价值。