随着当前集成电路系统容量的不断增加,传统RTL (Register Transfer Level)设计方法已经逐渐难以满足设计需求,以高层次综合为重要基础的ESL (Electronic System Level)设计方法提高了设计的抽象层次和设计效率,开始逐渐被业界采用。ESL设计方法使得设计者可以在更高抽象层次进行集成电路的设计、验证和综合实现。本文首先介绍了基于高层次综合的ESL设计方法和流程,包括TLM (Transaction Level Modeling)系统建模方法,高层次综合技术等,并着重介绍了基于高层次综合的硬件开发流程。其后介绍了无线通信领域中卷积码译码Viterbi算法的概念、原理和表示方法,并分析算法复杂度和性能需求。在此基础上,本文应用ESL设计方法设计和实现了一款3位软判决(2,1,7)Viterbi译码器。采用SystemC语言描述设计了Viterbi算法ESL级模型,经过ESL级仿真验证后,面向高层次综合对算法做了优化和改进,译码器采用了高速全并行结构,结果表明该译码器达到了较高的性能和吞吐率。最后,在通过RTL级验证后,对RTL级代码进行了综合和自动布局布线,FPGA实现结果表明该Viterbi译码器使用了2397个LUT,在面积上优于手工RTL级IP,并且具备了实际应用价值。