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随着集成电路技术的不断进步,FPGA芯片的性能也不断提升,在通信领域、计算机领域和消费类电子领域得到了广泛的应用。用户对FPGA芯片的灵活性和兼容性也提出了更高的要求。商用FPGA芯片为了支持更多的传输协议,都设计了1O单元的延时管理电路,对1O单元的传输延时进行精确的调节和控制,使FPGA芯片能够适应多种不同的传输时序要求,并有效提高了FPGA系统中芯片间数据传输的可靠性。使用传统的延时链对数据通路进行延时调节的方法虽然具有一定的可行性,但延时单元的延时长度易受PVT影响而发生变化,导致实际的延时调节量偏离设计预期,如用户预期调整78ps延时,但实际电路受PVT影响,延时长度可能严重偏离78ps,导致数据沿错过采样时钟沿,为了保证传输正确,就必须降低时钟频率,这制约了数据传输的速度,甚至会影响传输的可靠性。本文正是在这样的背景下,提出了一种使用数字延时锁相环进行延时链校准的延时管理电路。通过为延时链设计校准机构,使延时链的延时长度仅由参考时钟的周期长度确定,而不受芯片工艺和工作环境的干扰,从而提供恒定的延时调节分辨精度。作为针对数字工艺进行的优化,提供延时校准功能的延时锁相环采用数字结构实现。设计充分利用了DDLL环路的工作特点和FPGA芯片中的可用时钟资源,创新性的提出了过采样量化的思想,在提供足够量化精度的前提下,避免使用结构复杂的传统TDC电路,只使用lbit TDC量化相位误差,大大精简了电路设计的复杂程度。传统结构中要达到相同精度,必须使用于环路相同位宽的TDC电路进行采样,以本设计为例,需要使用8bit TDC,这样高精度的TDC电路必须使用GRO结构或者伪差分链结构,而不幸的是,伪差分结构本身就需要两个本设计所提出的延时校准电路来校准延时链。设计的延时管理电路使用65nm数字CMOS工艺,仿真结果表明DLL可在SS-FF全工艺角及-45～125度温度角下锁定,锁定后延时链可实现78ps的可调延时分辨精度,可调延时长度为5ns,DDLL锁定时间小于600ns。优于商用的Virtex-4系列芯片。芯片测试数据表明,Virtex-4系列芯片同类电路延时分辨精度同为78ps,64级抽头支持5ns的调节长度,但锁定时间为3us。