围栅硅纳米线晶体管(SNWT)与传统CMOS工艺兼容性良好,能够有效抑制短沟效应,并可以实现三维集成,因此,被认为是最具有潜力应用在未来10nm以下沟长的集成电路器件结构之一。然而,SNWT仍存在一系列关键的问题。本文针对SNWT源漏电阻、可靠性、噪声等关键问题,进行了模拟和实验的研究。　　 为了减小纳米线源漏电阻,提高SNWT的驱动能力,本文针对肖特基源漏硅纳米线晶体管(SB-NWT),即通过将重掺杂硅源漏和具有较大电阻的源漏延伸区替换为金属硅化物的围栅纳米线晶体管,进行了模拟研究。本文讨论了SB-NWT器件的工作机理及其阈值电压选择问题,并通过与传统源漏结构的SNwT器件的比较,讨论了SB-NWT直流和交流性能提升的限制因素,还分析了由工艺涨落引起的器件参数波动的影响。这些研究为SB-NWT提供了设计指导。　　 基于实验表征,深入研究了P型SNWT器件在NBTI应力下的可靠性退化。结果表明,由于受到金属栅结构、较小的栅面积、沟道表面多晶向、氧化层/沟道界面处的局部电场增强、二维氢扩散、自热效应等SNWT自身特性的严重影响,其呈现出和传统器件不同的NBTI特性和机理。其阈值电压随时间退化较早达到饱和,栅氧化层中的电子陷阱对器件的可靠性有着影响明显,并且观察到了预陷阱的产生。在理论分析的基础上,建立了SNWT的NBTI退化模型,并利用此模型对典型的SNWT电路拓扑结构在NBTI应力下性能参数退化情况进行了评估。这些研究有助于进一步深入探究SNWT的NBTI机制,并有助于对基于SNWT的大规模集成电路进行可靠性评估。　　 同时,本文在小尺度器件的表征手段上也实现了突破。在实验上首次观测到并研究了SNWT栅电流的随机电报噪声(Ig RTS),并且首次通过结合栅电流和漏电流随机电报噪声(Ig-Id RTS)的表征方法,有效地把P型SNWT栅氧化层中的电子陷阱和空穴陷阱区分研究,修正得到适用于SNWT的陷阱俘获/发射机制的模型,提取了栅氧中陷阱的物理参数。此外,研究发现,造成SNWT的Id RTS的陷阱可以分为结构强相关、结构弱相关的两种陷阱。这对后续深入研究SNWT栅介质中的陷阱特性打下了基础。　　 另一方面,在引入围栅纳米线新结构时,为了同时满足有效栅氧化层厚度(EOT)和栅泄漏电流的要求,需要引入高介电常数(高K)材料作为栅氧化层介质。为了研究高K材料体内和界面处缺陷对器件的影响,我们首次利用IgRTS的方法表征了NBTI应力下SiON/HfO2/TaN栅结构器件中的陷阱特性,为后续集成高K介质于SNWT结构中,提供了分析手段和研究基础。