在现代SoC中,嵌入式存储器已经取代逻辑电路占据了芯片的绝大部分面积。而随着便携式移动电子设备的快速发展,嵌入式存储器的一个分支——嵌入式动态随机存储器又以其高存储密度和低功耗得到了越来越广泛的应用。在这种情况下,整个芯片的良率越来越多地受到其中的存储器模块的影响,对嵌入式存储器的有效测试也因此变得尤为重要。本文介绍了一种高速嵌入式动态随机存储器。该存储器采用新型的2T增益单元结构作为存储单元,具有高存储密度、高访问速度、非破坏性读写、与标准逻辑工艺兼容等优势。该存储器所具有的优势给测试带来了挑战,如何节省测试时间和芯片管脚,在高速测试中保证高故障覆盖率成为重要的问题。针对这一问题,本文提出了一种可编程内建自测试方案。该方案包括了指令集设计和硬件电路的设计。四级指令流水线的引入使全速测试成为可能。该设计方案可以通过执行不同的测试指令实现多种类型的测试算法,包括March算法、Galpat算法、Hammer test等。该内建自测试模块被集成在了一个存储容量为16KB的增益单元嵌入式动态随机存储器芯片中,并在中芯国际0.13μm标准逻辑工艺下进行了流片验证。芯片测试结果表明该内建自测试方案可以在200MHZ的时钟频率下对待测存储器执行全速测试,并实现多种测试算法。针对在上述芯片测试过程中发现的工艺波动导致单元良率降低的问题,本文又介绍了一种能够自动优化存储器性能的可编程内建自测试方案。该方案可以自动优化芯片操作时序,并可以对动态存储单元的数据保持时间进行测试。芯片测试表明,这种改进的可编程内建自测试模块的引入提高了单元良率,并成功测试出了存储器的数据保持时间。本文针对新型的增益单元动态随机存储器提出的可编程内建自测试设计方案及其优化保证了较高的故障覆盖率,提高了测试速度,降低了对自动测试设备的性能要求,降低了芯片管脚消耗,并具有了内建自优化的能力,是对嵌入式存储器测试技术的有益探索与尝试。