随着SoC集成度和复杂度的不断提高，IC晶体管数量增长的速度远远超过IC管脚的增长速度，外部带宽和内部带宽之间的差距也越来越大，传统的外部测试方法已经不能满足要求。同时通过集成各种IP核，使得SoC的功能更加强大，与性能有关的检测越来越重要，导致了芯片测试变得极其困难和昂贵，测试生成的费用呈指数增长，目前的测试成本已达到芯片总成本的50%以上，而且将年复一年的持续增长。由测试所形成的反馈信息已成为分析和定位各种缺陷的唯一途径；而测试中的任何步骤，都可能会导致新的缺陷。目前普通外部测试仪技术陈旧，无法达到目前被测芯片所需要的测试要求，而昂贵的测试设备价格又使得测试成本大大提高。因此利用可测性设计来降低测试生成复杂性和测试成本是目前国际上主流的一种测试方法，而BIST又是可测性设计中的一种重要方法。为了减小测试成本，本文深入研究了BIST的测试生成技术。本文提出了一种基于选择状态转移的并行折叠计数器思想，与传统思想相比，改进了折叠计数器在一个时钟周期内只生成一位测试数据的缺陷，可以在一个时钟周期内生成一个完整的测试图形，从而最大限度减少测试应用时间，同时根据折叠距离选择性地生成测试图形，以减少冗余测试图形的生成，从而进一步减少测试应用时间。本文给出了该思想具体的电路实现，同时还对电路进行了优化，以达到降低硬件开销的目的。本文还将测试生成中的关键技术LFSR运用到SATA中的数据通信的传输中。通信数据的加扰与解扰是SATA接口设计的重要内容。本文在分析数据加解扰技术原理的基础上，研究基于m序列的数据扰码算法。根据特定本原多项式的线性反馈移位寄存器LFSR，将m序列的数据扰码器进行特定的设计和推导，对传输的数据应用m序列扰码算法，对其进行随机的处理和恢复，大大的提高了通信质量，降低了数据传输过程中的误码率。通过硬件的仿真与综合，实验结果显示本文设计的扰码器满足固态硬盘SATA通信接口规范要求，并且数据的加扰和解扰能够有效地实现，同时硬件开销低，具有良好的通用性。