高速串行传输结构已成为当前高性能接口设计的新指标。高速串行I/O(HSSI)是嵌入式时钟结构,属于自同步传输,可提供更高的数据传输率,同时单位时间间隔(UI)变得更窄。UI减小的直接影响是电路对抖动更为敏感,误码率性能出现劣化,这给高速电路设计带来了更严格的要求,也给测试带来了严峻的挑战。ATE自动测试设备在一定程度上能够解决高速串行I/O的测试问题,但由于设备昂贵,测试代价大,芯片生产成本增大,随着数据率的快速提高,ATE测试设备将遭遇电路速度的瓶颈。针对目前高速串行I/O测试面临的测试成本高、测试时间长、高速测试等问题,本文采用嵌入式测试,内建测试电路,设计了HSSI片上测试方案,可有效降低上述问题的影响。　　本文设计的HSSI片上信号完整性测试方案基于DLL时钟恢复,并结合环路,具体包括：⑴由DLL、相位内插器和MUX组成的多相位时钟生成器,产生可在UI不同位置采样的测试时钟,用于抖动、误码率测试及眼图测试；⑵基于电压比较器设计的电压偏移检测电路,在眼图测试中检测采样信号电压与参考电压之间的偏移,产生的逻辑输出用于判决采样信号是否进入了由参考电压和采样点规定的眼图睁开区域；⑶内建BERT,用于生成测试向量、检测误码、统计误码数；⑷抖动分离程序,用于拟合随机抖动和确定抖动,并估计UI中心误码率；⑸完成了内建电路的仿真,经验证,内建测试电路满足设计要求,相位内插器可提供1ps左右的时钟分辨率,电压偏移检测器功能正确且输出延迟为85.6ps,小于时钟周期100ps。采用模拟方式进行了抖动和误码率测试,测试数据注入了峰峰值为10ps的周期抖动和均方值为5ps的随机抖动,本文方法测试的确定抖动为11.85ps,随机抖动为5.66ps,测试精度高于1ps。测试过程中不使用ATE,降低了测试成本;测试时间在微秒量级,也得到缩短。此外,该测试方案还可进行抖动容限、灵敏度和眼图测试,制定了相应的测试流程。