近些年来，得益于尺寸缩小技术的发展，为了满足用户对于设备执行速度的需求，指令级并行(Instruction Level Parallelism, ILP)处理器架构被广泛应用于嵌入式系统领域。然而，不同的应用程序运行在ILP处理器上时，对于硬件资源和并行度的需求量有所差异，甚至是在同一支应用程序中差异也很明显，如果执行一支程序时都固定使用统一的高并行度，必然会引起硬件资源的浪费和产生不必要的漏电功耗，因此，设计高能量效率的ILP处理器来平衡功耗和速度已经成为目前嵌入式系统研究需要解决的关键问题之一。　　本研究从硬件结构改进和软件算法优化两方面降低漏电耗能。在硬件方面，采用已有的PGRF-VLIW处理器架构，该处理器架构把功能单元和寄存器堆划分为若干个独立的能量单元，并且每个能量单元都采用能量门控技术作为电流开关控制该能量单元的开启和关断，这种细粒度的电源管理方式可以使处理器的漏电功耗随着并行度的减小而降低；在软件方面，提出了并行度调变算法，该算法使程序运行在ILP处理器上时，能够根据自身的硬件资源和并行度需求调整并行度。该算法主要由三个阶段组成：把整个程序切割为若干个合适尺寸的区域(power-gating region, PGR)；通过分析各PGR的资源需求量和能量效率设置合适的并行度；用每个区域设置的并行度重新调度该区域的指令，并且在每个区域中插入电源门控指令来控制硬件资源的开启和关断。利用CoreMarkpro标准测试集中的应用程序进行多种类型代码的测试；在台积电(TSMC)40nm工艺下，搭建PGRF-VLIW处理器架构，进行功耗分析。实验结果表明，对于那些自身并行度需求量变化明显的应用程序，与传统的所有硬件都开启的模式相比，采用并行度调变算法的寄存器中静态耗能可以减少30.46%–64.06%；而且，并行度调变算法在状态转换过程中额外耗能也远小于Tabkhi算法的额外耗能。