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随着全球半导体行业的发展,集成电路(Integrated Circuit,IC)的工艺节点不断微缩至纳米量级。此时,晶体管的物理尺寸更小,芯片规模更大,这都会使得半导体产品更易受到各种静电放电(Electrostatic Discharge,ESD)事件的损伤,如人体放电模式(Human Body Model,HBM),器件充电模式(Charged Device Model,CDM)等。这将严重地恶化半导体芯片的可靠性,从而制约了产品的快速迭代。因此,ESD防护技术已经成为半导体行业不可或缺的研究热点。本文主要涉及片上ESD防护领域的研究。首先,系统性的阐述了基于先进纳米级互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor,CMOS)工艺和三维鳍式场效应晶体管(FinFET)工艺开展ESD防护工作所面临的各种挑战;之后,针对几种不同的先进ESD防护应用进行了深入地研究,并提出解决方案,主要包括低压电路的ESD防护设计,高鲁棒型电路的ESD优化和双向集成电路端口的ESD防护。本文的主要工作和创新点总结如下:(1)先进低压工艺中的HBM和CDM防护是比较困难的,要求ESD防护器件具有快的导通速度,低的瞬态过冲电压,合适的准静态触发特性以及优越的电压钳制能力等。为了解决上述难题,本文首先提出两种改进型的二极管串辅助触发的可控硅整流器(Diode-Triggered Silicon-Controlled Rectifier,DTSCR)。通过将高电流增益的复合晶体管(Sziklai复合管和Darlington复合管)嵌入到DTSCR器件,可以大幅提升SCR路径中的寄生晶体管导通速度和电流正反馈建立速度,从而将器件的导通时间大幅缩减至皮秒级别,并获得更加可控的准静态触发特性;其次,为了进一步优化直连型SCR(Direct-connected SCR,DCSCR)的瞬态过冲电压和电压钳制能力,本文还提出一种改进型DCSCR结构。该器件通过优化其辅助触发二极管路径和主SCR路径上的寄生电阻,可大幅降低器件的过冲电压,改善电压钳制能力,从而实现了CDM防护面积效率80%的提升。上述三种新型ESD结构相比传统的防护器件,均更加适用于先进的HBM和CDM防护工程。(2)针对先进的高鲁棒型ESD防护进行了一系列优化工作。首先,为了改善CMOS工艺中常用的栅极接地的N型MOSFET(Gate-Grounded N-MOSFET,GGNMOS)器件的电流泄放能力,本文提出了一种增强型的GGNMOS器件。该器件通过在其N型保护环中嵌入高鲁棒性的SCR电流通路,相比两种传统的GGNMOS结构,可分别实现8倍和4倍的鲁棒性提升;其次,为了便于快捷地判别由电流不均匀导通导致的鲁棒性下降问题,本文还提出了一套用于验证ESD器件电流导通均匀性的传输线脉冲(Transmission Line Pulse,TLP)测试方法学,该方法学相比传统的失效分析手段,具有便捷,经济等优点;最后,本文还针对先进外延工艺中ESD器件的异常失效现象进行了讨论,并提出两种阱电阻的版图优化措施。其中,相比调节阱电阻的长度,分割阱接触条的策略更为高效,可以在版图面积不变的前提下,大幅地优化器件的ESD防护性能。(3)对于一些先进的双向电路端口,通常需要ESD防护器件具有较低的触发电压,双向的电流泄放能力和紧凑的版图布局。为满足上述设计需求,本文首先提出一种紧凑的自隔离型双向SCR(Dual-Directional SCR,DDSCR),可以在一个N阱内实现非常紧凑的版图布局。相比传统的DDSCR器件,该器件可以实现最高的ESD防护面积效率(8.81V/?m~2)。此外,进一步考虑高压应用对维持电压的需求,该器件还可实现最高的品质因数(63.4V~2/?m~2);其次,为满足先进工艺中I/O端口对ESD器件低触发电压的需求,本文提出了一种低压型DDSCR器件。通过借助N+/P-ESD结来辅助触发,该器件可以实现对65nm工艺中3.3V/5V I/O端口的有效ESD防护;最后,为了克服双向SCR器件中普遍存在的电流饱和效应对器件鲁棒性及防护有效性的影响,本文还提出一种改进型的双向器件结构,其可以有效抑制大电流时的电流饱和现象,从而实现16.5%的鲁棒性提升。