当前，数据处理与传输的速率达到Gbps的水平，电磁干扰的危害变得越来越严重。在减小电磁干扰的各种方法中，扩频时钟技术是最有效的低成本片内解决方案。 论文设计了用于串行ATA发送器的1．5GH全数字低抖动扩频时钟发生器。和传统的扩频时钟发生器相比，论文采用了基于全数字锁相环的设计方法，利用分频器调制方式改变全数字锁相环的反馈分频系数，得到5000ppm的扩频时钟。设计了基于标准单元技术的高分辨率时数转换器，避免了复杂的D触发器电路结构，时数转换器的分辨率达到一个反相器的传输延时——数字电路中的最小时间粒度；在数控振荡器的电路设计中，采用了基于NMOS管的Maneatis负载，获得了较好的线性。同时，建立了NanoSim+VCS的混合仿真平台，在不降低仿真精度的基础上，极大地减少了仿真所需要消耗的时间。 论文设计的全数字低抖动扩频时钟发生器采用SMIC0．18μm CMOS工艺实现，整个电路的面积为525μm×380μm。HSIM仿真结果表明，时数转换器的分辨率为31．23ps，压控振荡器频率调谐范围为0．5GHz-2．6GHz，增益小于2．2GHz/V，1MHz频偏时的相位噪声约为-105dBc/Hz。经过测试，本文设计的全数字扩频时钟发生器在非扩频模式下的峰峰抖动为42ps，RMS抖动为5．19ps，在扩频模式下的峰峰抖动为74ps，RMS抖动为7ps，扩频模式下的峰值降落为11．66dB，较好地满足了串行ATA规范要求。