摩尔定律的推动使传统MOS器件的短沟道效应到达物理极限,纳米线环栅场效应晶体管(GAAFET)以其独特的栅极全包裹结构而具有极强栅控能力,有望成为5 nm节点之后的核心器件。然而,随着特征尺寸减小,环栅器件沟道和漏极扩展区的寄生BJT导致严重的Gate Induced Drain Leakage(GIDL)漏电,另外,等效栅氧层变薄,栅极电流加剧,这两个方面致使环栅器件静态功耗加剧、可靠性降低,进而造成电路性能退化。本论文借助Sentaurus TCAD仿真工具围绕纳米线环栅器件的GIDL和栅极电流这两个方面的静态漏电展开深入研究,主要研究内容及成果包括:首先,完成了GIDL效应与主要工艺参数之间依赖性的仿真,明确并分析了侧墙结构、underlap结构、纳米线直径、栅长、源/漏扩展区掺杂梯度五个因素对器件GIDL效应以及器件整体电学特性的影响,并从沟道表面下方1 nm处纵向能带的变化出发揭露其物理机制。与常规二氧化硅侧墙环栅器件相比,具有corner spacer和dualκspacer的环栅器件关态电流降低了5倍,而开关比提高了5倍。在此基础上,本文设计了一种基于非对称沟道介质环的新型纳米线环栅晶体管,与常规真空侧墙环栅器件相比,其关态电流降低了3倍,开关比提高了3倍,证明该器件可以有效降低GIDL漏电,有助于提升器件整体性能。另外,基于MOS结构的直接隧穿模型,完成了器件关键结构参数及环境温度对栅极电流的影响分析,以及栅极电流对基本逻辑单元反相器的功能影响仿真。本论文工作涉及深纳米环栅器件主要漏电机制的研究,对纳米工艺带环栅器件的低功耗设计、电路可靠性等有着重要的指导意义。