本文主要介绍了一款RlSC（精简指令集）结构的CPU的MMU（存储器管理单元）的设计方法及设计实现的过程。　　MMU已经成为高性能的CPU所必须的一个有机组成部分，而现在的高性能的CPU几乎全都设置有片上cache（缓冲存储器）以加快访问主存速度，提高系统性能。本文根据项目设计的要求探讨了MMU的设计方法，并介绍了实际的设计实现过程，重点研究了MMU的各种算法、设计的流程、设计结果和性能分析，成功设计了一款满足项目要求的，具有较广的适用性的MMU。　　本芯片在设计过程中，参考了一些同类型的芯片，借鉴国微公司以往的设计经验，走创新改进的路子，比同类产品有许多优势和创新改进之处。首先它采用4路组相联映射结构，高效的LRU替换策略和灵活的写策略，在这三种机制共同保障下，可使该芯片的cache命中率高达97％以上，使cache成为名副其实的命中率非常高的高速缓冲存储器；其次是我们精心设计的存储单元的读写控制及灵敏放大电路，快速的地址译码电路，使该cache的速度可以轻松应付CPU主频满负荷运行，满足项目设计的高速要求；再次，由于该芯片的设计、布局相对独立、相对完整，可以作为一个完整的模块，与其它微控制器和微处理器有机组合起来，为其所用，使其整体性能得到大幅度的提高。这使得国微公司以后可以在其它不同类型的微控制器或微处理器的设计中可以在此基础之上，稍作改动即可使用。这种设计的灵活性减少了设计开发的时间、风险以及费用，从而用最快捷的方法实现最经济的解决方案；另外，由于设计方法的优化和设计工具的使用得当，我们的设计时间及芯片的成本都得到了很好的控制，这为CPU芯片的整体成本的降低及设计周期的缩短打下了坚实的基础，使CPU在市场上将具有很强的竞争力。　　论文共分为四章，其中前两章为存储器、cache及MMU的理论介绍，后两章为我所做的设计工作。在我所做的工作当中，MMU的设计做为高速缓冲存储器cache的相关部件，进行了体系结构方面的研究与设计，而作为重点的cache则从体系结构设计一直到版图实现，进行了详细的介绍。