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LDPC码自上世纪90年代被重新认识以来，由于其接近香农极限的纠错能力，适合快速译码的优点得到人们的广泛关注，成为信道编码领域新的研究热点，并成为下一代移动通信的宠儿。如今，LDPC码已经广泛应用于DVB-S2、CMMB以及Wi-Fi等通信系统。伴随着LDPC码研究的发展，LDPC码的硬件实现也得到了快速发展。早期采用的串行结构和全并行结构都有其明显的缺点。随着QC-LDPC码的提出，充分利用QC-LDPC准循环特性的部分并行结构也随之提出。利用准循环特性，部分并行结构在译码速度和硬件资源消耗之间进行了很好的平衡，使之更适于硬件的实现和推广。随着研究的进一步发展，LDPC码的译码算法也基于原来的TPMP类算法提出了TDMP算法，同时提出了适合TDMP算法的分层译码结构。分层译码结构加快了译码算法的收敛速度，同时减小了算法的复杂程度，既提高了译码速度，又降低了硬件资源消耗。但分层译码结构要求LDPC码的每一个分层的列权重不大于1，而CMMB等部分标准的LDPC码不满足这一要求。如何使得分层译码结构更广泛的应用于各种LDPC码结构并硬件实现是本文的研究重点。本文首先介绍了LDPC码的基本原理，并为QC-LDPC码的快速编码器硬件实现，提出了一种随机构成QC-LDPC校检矩阵的方法。然后对LDPC码的几种软判决译码方法的译码性能和复杂性进行了分析和软件仿真。选择归一化最小和算法为本文硬件实现的译码算法。通过软件仿真确定归一化最小和算法的修正因子α=0.8，运算数据采用6比特量化。再后对几种译码结构进行了分析，在分层译码结构的基础上进行了改进，将分层译码结构推广到不可分层LDPC码。并应用这种结构设计了针对3/4码率，8192码长（3,6）规则不可分层QC-LDPC码译码器的硬件结构。最后利用Verilog硬件语言实现硬件编程。用Quartus Ⅱ软件，选用Altera公司Strtix Ⅳ系列的EP4SGX180HF35C2器件实现了译码器的布局布线、综合优化。用ModelSim软件进行了时序仿真。译码器在100MHz的工作频率下，最大译码迭代次数为10时，可以达到105.62Mbps的译码吞吐率，满足多种标准的数据传输要求。