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随着VLSI技术的发展，VLSI设计复杂度的逐渐增加使得人们越来越重视数字电路的可测性。扫描链是一种广泛应用于提高时序电路可测性的设计技术。然而，扫描链技术的使用同时也会使内部寄存器变得容易被外部接触到，从而导致芯片内部的机密信息易被黑客窃取。为了解决扫描链的安全问题，一种名为等效移位寄存器的方案被提出。虽然这种方案具有很高的安全性，然而当扫描链中寄存器数量很大时，过长的导线将会给电路带来故障、高功耗等不良影响。为了解决这个问题，本文首先通过对等效移位寄存器电路进行级联分析，发现级联后形成的新电路同样是等效移位寄存器电路。从而提出了一种基于短等效移位寄存器电路的安全扫描设计方案：将一条长的扫描链划分成若干个短的部分，然后将每个部分使用对应长度的等效移位寄存器电路或扩展的等效移位寄存器电路替代之后级联起来形成一个新的扫描链电路。通过分析得出新电路同样具有很好的可控制性和可观察性。接着通过以同一输入输出行为所对应电路结构的数量——基数作为安全性指标，对本文提出的设计方案进行安全性分析。通过对长为k的扫描电路被分成两个部分的情况进行讨论，得出在使用相同类型的等效移位寄存器电路的情况下，当两个部分的长度相等时新方案的基数最大，对应I2SR、LF2SR (LFSR)和I2LF2SR(I2LFSR)分别为3(22k-1)、(2k)2和4k222k。由此进一步推广到划分成多个部分的情况。通过模拟不同划分份数所对应新电路的基数，得出新方案的基数随着划分份数的增加而增加的结论。特别是当扫描链长度为100时，基数最大值对应分别为1044、1031和1061，此时划分份数均为33。对于使用准等效移位寄存器电路和GF2SR的设计，其基数随着分段数的增加而减小。当k=15，分段数为5时，基数最小值分别为1015和1022，但均大于使用等效移位寄存器方案的109。最后，针对各个设计方案的面积开支情况进行了对比分析，结果显示使用准等效移位寄存器电路的设计方案，其面积开支在三个方案中为最小的8M。综合安全性和面积开支的分析，本文给出了在使用准等效移位寄存器电路的设计方案时，既能避免长导线以及高故障风险又能保证安全性和低面积开支的结论。