高速ADC需要用输入时钟信号的两个边沿来生成内部所需的各种定时信号，其动态性能对时钟信号的脉冲宽度很敏感，要求时钟信号脉宽的相对误差小于±5％。而时间交织结构ADC和多通道采样技术对时钟信号脉宽还有特殊要求。因此，必须设计专门的脉宽稳定电路以保证高速ADC的动态特性。本文深入研究了用于高速ADC时钟系统的脉宽稳定技术，并且研究了减小时钟抖动(Jitter)的方法。基于不同的脉宽控制信号产生方式，研究了基于电荷泵和基于DLL的脉宽稳定技术。DLL能输出等相位间隔的多相时钟信号，并能保证输出与输入时钟信号同步。在高速ADC中可用来生成多相控制时钟，消除长信号路径所导致的时钟倾斜。在这部分，研究了DLL的实现方法和各个子电路。按照鉴相器(PD)、电荷泵(CP)与电压控制延迟线(VCDL)这三部分对电路模块进行具体研究。同时，研究了DLL失锁问题，提出了解决方案；还研究了加快DLL锁定速度的方法，设计了相应的电路。在基于电荷泵的脉宽稳定电路中，电荷泵用来检测输出时钟信号的脉宽并产生相应的控制信号。通过设定电荷泵充放电电流的比例可以获得所需的脉冲宽度。用于脉宽稳定电路的传统电荷泵存在动态失配的问题。本文提出了一种新型电荷泵，其由脉宽稳定电路输出信号控制的充放电电流相等且不变化，设定充放电电流比例的其它电流源经开关直接连接至电荷泵的输出端。这极大改善了脉宽稳定电路中电荷泵的动态匹配性，简化了设计。为减小输出信号的时钟抖动，设计了一款新的脉宽控制电路。利用所设计的DLL、电荷泵和脉宽控制电路实现了基于DLL的脉宽稳定电路与基于电荷泵的脉宽稳定电路。利用所设计的启动电路消除了传统DLL中的失锁和锁定错误现象最后，设计了用于12bit-100MSPS双采样流水线结构ADC的时钟电路。该时钟电路由基于DLL的脉宽稳定电路、分频电路与两相不交叠时钟产生电路构成。该电路能产生脉冲宽度10％、100MHz的时钟信号；提供脉冲宽度50％、100MHz和脉冲宽度50％、50MHz的两种两相不交叠时钟信号。应用SMIC0.18μm-3.3V硅CMOS工艺模型，通过Cadence模拟软件对基于电荷泵的脉宽稳定电路、基于DLL的脉宽稳定电路和用于ADC的时钟电路进行了模拟调试。仿真结果表明：两种脉宽稳定电路输入信号频率范围为50MHz～200MHz，输入信号脉宽范围30％～80％；输出信号脉宽可调范围为10％～90％。基于电荷泵的脉宽稳定电路输出信号脉宽的调节步长为5％，脉宽相对误差小于1％；基于DLL的脉宽稳定电路输出信号脉宽的变化步长为10％，10％脉宽信号相对误差小于3％，20％～90％脉宽信号相对误差小于1％。DLL锁定时间小于300ns；输入信号频率为100MHz时，输出时钟下降沿的周期抖动小于12ps。输入信号频率100MHz时，ADC时钟电路中10％脉宽信号的脉宽相对误差小于3％，其下降沿的周期抖动小于1ps，下降沿小于90ps(负载电容为1.5pF)；50％脉宽信号的相对误差小于1％；锁定时间小于300ns。与采保电路和第一级子ADC整体仿真证明所设计的用于ADC的时钟电路功能正确，性能满足系统要求。