随着CMOS工艺技术的不断进步,集成电路的集成度急剧增加,功能日益复杂,运行速度持续提升。集成电路中的功耗问题日益凸显,它已成为设计过程中最重要的约束之一。器件阈值电压的降低,使得漏电流呈指数倍的增长,导致静态漏电功耗在总功耗中的比例越来越大,甚至超过了动态功耗。特别是待机状态时间较长的手持式移动设备,其静态功耗直接影响供电系统的使用寿命。因此,研究静态低功耗设计技术,降低集成电路中的漏电流,对集成电路设计的发展具有十分重要的意义。　　功率门控技术是一种广泛应用的静态低功耗设计技术,它可以有效的降低集成电路中的漏电功耗。然而,目前的功率门控技术在面积冗余、可靠性、漏电流节省效率以及数据保持等方面均存在一定的问题。本文重点研究了功率门控技术的面积冗余、地反射效应、漏电流节省效率和数据保持等方面的问题。主要工作内容包括:　　(1)针对典型的分布式休眠晶体管网络(Distributed Sleep Transistor Network,简称 DSTN)功率门控结构中存在的面积冗余过大的问题,在分析DSTN分簇结构和电路线性模型的基础上，提出了一种最大瞬时电流估算方法。该方法以标准单元输出信号翻转过程中发生的电流波形为基础,利用负载电容充放电电量与电流的关系和短路能耗与电流的关系,快速的估算出标准单元的最大瞬时电流;然后从电路的静态时序分析报告中获取标准单元的时序信息,结合单元的最大瞬时电流值,计算电路分簇的最大瞬时电流。这种方法避免使用SPICE仿真,能够提高瞬时电流的计算速度。在获得电路最大瞬时电流信息后,本文提出将引入λ的启发式算法和模拟退火算法应用到尺寸优化过程中,并与传统的启发式算法获得的优化结果进行比较。优化后的结果表明,休眠晶体管的面积冗余可降至1％以下。将尺寸优化后的休眠晶体管插入电路中,经SPICE仿真验证,电路完全满足5%VDD的压降约束。文中的休眠晶体管优化设计流程可与集成电路Top-down设计流程紧密结合,可以有效的降低功率门控电路的面积冗余。　　(2)针对功率门控电路开启过程中地反射效应造成的电压波动问题,提出了一种快速有效的计算方法。该方法以逻辑综合后的门级网表和输入向量作为输入,通过计算电路充电节点的对地总电容,有效估算地反射效应电压波动的极值和周期,具有一定的理论和实际指导意义。在建立的模型基础之上，本文采用输入向量控制技术来降低被充电的电路内部节点的电荷量,进而降低地反射效应电压波动的最大值,并用遗传算法来求解最优化的向量。SPICE仿真结果表明,本文中的方法可以有效的降低地反射效应电压波动的极值,从而保证电路的正常运行。　　(3)针对休眠晶体管其本身的漏电会降低漏电流节省效率的问题,提出了一种将最优衬底偏压技术与功率门控技术相结合的方法,降低电路中的漏电功耗。利用纳米级CMOS器件各部分漏电流随着衬底偏置电压相反的变化趋势,提出了一种最优衬底偏压Vop的探测方法。该方法通过比较关断状态下的两PMOS复制管在不同衬底偏压下的总体漏电流,找到使两漏电流相等或接近的衬底偏置电压作为最优衬底偏压Vop。器件在Vop作用下总体漏电流可以达到最小值。两个PMOS器件可以完全复制PMOS休眠晶体管的工作状态,因此探测到的Vop结果较为准确。在不同的温度和工艺条件下,探测电路均可探测到对应的Vop。将Vop应用于PMOS休眠晶体管上，其漏电流最多可以降低3个数量级。因此,文中将衬底偏置技术与功率门控技术相结合的方法,能够有效降低休眠晶体管自身的漏电流,从而提升整体漏电流节省效率。　　(4)针对功率门控电路在关断后数据丢失的问题,通过控制休眠晶体管栅极电压的方法,使功率门控电路实现数据保持的功能,并提出了一种电压基准电路用来产生偏置电压。这种电压基准电路具备低电压、低功耗的特点,适用于功率门控电路数据保持结构。文中还提出了一种带有数据保持功能的堆栈式休眠晶体管结构,这种结构在堆栈式休眠晶体管的基础上，加入了数据保持晶体管,使功率门控电路除了可以处于正常工作和关断状态之外,还可以工作在数据保持状态,在内部节点的信息不丢失的同时降低待机时的漏电流。这种结构虽然增加了休眠晶体管的面积冗余,但是在电路完全关断的状态下提升了漏电流节省效率。