SOI大大降低了RF模拟电路和数字逻辑元件的串扰，可以很容易和无源器件相集成，高阻抗SOI和GPSOI衬底加强了这些优势，在CMOS射频集成电路中吸引了广泛注意。本论文在大量调研的基础上，详细研究了SIMOX HRSOI和Smartcut^?方法制备GPSOI的工艺条件及其在单片集成电路中必不可缺少的、有多种应用的片上无源器件—CPW和集成电感。在本所的工艺线上进行了大量的实验研究，得到了以下主要结果： 1．成功地采用不同剂量注入制备了SIMOX HRSOI样品，突破了当前高阻SOI主要通过Smart-cut^?方法制备的局限。研究发现对于全剂量高阻SOI样品，衬底电阻率在注入和高温退火后依然保持在＞1 KΩ-cm；但是对于低剂量经过ITOX工艺的高阻SOI样品，扩展电阻结果表明衬底电阻率均比原始硅片有所下降，研究了电阻率下降的原因；经过优化工艺，制备出衬底电阻率＞1 KΩ-cm的低剂量高阻SOI样品。采用DLTS和Pseudo-MOSFET表征了不同剂量的HRSOI的顶层硅电学特性。 2．首次把Smart-cut^?技术和高温固相反应灵活地结合在一起，在SOI中引入一层高电导率的硅化钨层形成GPSOI新结构。研究发现，在800～1000℃下退火可以形成方块电阻比较较低的WSix层，同时顶层硅和SiO₂中损伤的到了一定恢复；在更高温度下（＞1000℃）下退火，金属W会同时向两边扩散，造成衬底电阻率以及SiO₂埋层电阻率的降低。这一矛盾使得仔细研究W和Si固相反应条件，包括温度，气氛，精确控制W层和Si层厚度比例非常必要。 3．采用标准CMOS工艺在不同SOI衬底上制备了微带和微带集成电感器件，分析了CPW和集成电感的损耗机制。 （1）五种不同衬底材料上共面波导（CPW）线的损耗研究表明采用高阻SOI制备的CPW线在2GHz损耗仅为0.13dB／mm；SOG衬底上CPW研究表明在40GHz频率下损耗为0.18dB／mm，这个结果表明采用玻璃代替硅衬底可以大大降低高频下