在芯片设计中关键路径的延时决定了电路的主频性能,是芯片性能提升的瓶颈。通过优化关键路径提高电路性能成为当今的研究热点。一方面激烈的市场竞争和芯片规模日益复杂,对产品的研发时间提出了严峻的挑战,能实现最短关键路径的全定制设计方法已经不能满足设计时间和成本的要求。另一方面,为了兼顾设计时间和性能,通常采用基于标准单元的半定制设计方法,但是受限于标准单元库有限的驱动能力和数量,导致对关键路径优化不足,无法实现最短延时。为此,本文提出基于可扩展标准单元的半定制电路设计方法。采用逻辑功效模型分析关键路径,根据分析结果构建具有完备驱动能力的扩展单元库,采用逻辑功效算法优化关键路径,使得路径每一级单元的门功效相等,从而获得最短延时。方法可根据设计需求任意扩展标准单元,能够实现设计自动化,具有良好的可移植性,适用于主流工艺。以处理器芯片为实验电路,使用TSMC的4种工艺分别设计和仿真。经过实验仿真和验证,主流工艺下基于可扩展标准单元的半定制电路设计方法能够有效地缩短关键路径延时,提升电路主频性能。