低密度奇偶校验码(LDPC)是一种能逼近Shannon容量限的渐近好码,在长码时其性能甚至超过了Turbo码。它的译码采用了基于置信传播的软输出迭代译码,算法复杂度很低,是一种次优的译码算法。为了降低译码硬件的实现复杂度,很多学者在基于置信传播的软输出迭代译码基础上提出了改进的算法,如改进的Min-sum算法、降低迭代次数的RMP算法等等,这些算法在一定程度上节省了存储器的使用、使硬件逻辑实现简单。而随着LDPC码在各种通信协议尤其是无线通信协议中的应用,在手持设备上的LDPC译码器的低功耗结构设计就变得十分必要。分析评估一个LDPC译码器的功耗可以有助于译码器架构设计人员在前期了解LDPC译码器是否符合特定的场合的功耗要求。作者在理解LDPC码基本编译码理论的基础之上,对不同的改进的译码算法做了深入的分析,并将其应用到IEEE802.16e标准里一个LDPC码的译码器结构设计中,使用了基于蒙特卡罗仿真的功耗分析方法来分析各种结构的解码器功耗。本文主要完成的工作有以下几个方面:1.基于门级仿真的速度慢和系统结构级的功耗评估不够准确,提出了基于蒙特卡罗仿真的LDPC解码器功耗分析方法,可以以较快的速度得到较为准确的功耗分析数据。2.基于Neal的软件包的数据结构基础上增加了矩阵格式转换、各种算法的浮点定点性能仿真的功能,由此分析了LDPC码的各种译码算法。使用该仿真环境得出各种译码算法的性能、平均迭代次数等数据。3.在LDPC码译码算法基础上,使用了门控时钟这一系统结构级功耗优化手段到译码器结构设计中去,进一步降低LDPC译码器的功耗。