低密度奇偶校验码(Low-Density Parity-Check,LDPC)是一种优秀的差错控制编码,该码性能优良便于实现,因而倍受关注,是当前信道编码领域的研究重点。作者参加了以LDPC码为主题的高效信道编码理论研究和工程实现项目,本文收录了其研究成果。这些项目要求LDPC码具有译码速率范围宽、参数灵活、误码性能优良、便于FPGA或ASIC实现的特点,要求在LDPC理论或算法层面有所突破,有能投入应用的成果。这些工作需要进行面向实现的:LDPC码研究。本文主要的研究工作集中在LDPC译码器设计和LDPC码设计两方面,包括:改进的块内并行、块间并行译码器;适于块内并行分层译码的OC-LDPC码设计方法;适于块间并行分层译码的QC-LDPC码设计方法:兼优化码距特性和环长的QC-LDPC码设计方法。主要内容包括：　　⑴提出了部分并行二倍速QC-LDPC译码器结构。若QC-LDPC译码器的一个外信息块(即一个循环移位子矩阵对应的外信息数组)内的元素被全并行更新,则译码器属于“块内并行”结构。如果外信息块间是全并行更新关系,则译码器属于“块间并行”结构。针对这两种结构都存在的变量节点单元和校验节点单元交替闲置问题,本文提出了可消除单元闲置的二倍速译码器结构。二倍速结构采用两套外信息存储器,可以同时解译两个码字,在解决单元闲置问题的同时大幅提高了译码速率。本文在FPGA平台上验证了新结构下的多码率译码器,两种新译码器均获得了接近传统译码器两倍的译码速率。　　⑵提出了两种适于不同块内并行分层译码器的QC-LDPC码设计方法：①针对层组并行译码器结构存在的层组内各层间(一层为校验矩阵的一个块行,对应模矩阵的一行)的后验信息访问冲突问题,分析出该结构所要求的QC-LDPC码构造准则,并提出相应的LDPC码构造算法。该算法保证层组内各层非零元素位置规避和环长优化,所得码允许对层组内的所有层并行译码。仿真和实现表明,新码保持误码率性能和WiMAX、DVB-S2等标准码相当,而使用新码实现的层组并行译码器能达到传统块内并行译码器译码速率的3倍以上；②针对块内并行分层译码器换层访问冲突问题,分析了高效换层译码器所需的QC-LDPC码构造准则,提出了相应的LDPC码构造算法。新算法逐层建立校验矩阵,并支持模矩阵行间非负元素规避和环长优化,所造的码能使分层译码器节省资源提高速率。仿真表明该码误码性能与WiMAX、DVB-S2标准码相当,而采用新码的典型高效换层译码器速率能提高到普通分层译码器的1.33倍。　　⑶提出适于块间并行分层译码器的QC-LDPC码设计方法。针对面向块间并行分层译码器的码构造方法研究缺口,分析了该译码器所需的LDPC码的构造准则,并提出了相应的码构造算法。该算法基于环长优化措施,确保QC-LDPC模矩阵各列的非负元素偏移量间距不小于规定的延迟值。仿真表明该码误码性能与WiMAX、DVB-S2标准码相当。新码的提出可为块间并行分层译码器的推广应用提供支持。　　⑷提出了一种QC-LDPC码码距测试算法和一种优化码间距的QC-LDPC码设计方法：①提出了一种基于基础矩阵分解的最小码距测试算法。该算法先从QC-LDPC码校验矩阵分解出一系列从小到大的基础矩阵,接着测试小基础矩阵对应的最小码距下界,然后用大基础矩阵测试更准确的最小码距下界,分阶段逼近码的最小码距。该算法比传统遍历测试法节省计算时间,当计算量需求过大时,该算法可以依靠实际计算能力得到尽量准确的最小码距下界。该方法可用于码集优选；②针对应用中对参数选取灵活且码间距优化的中短码长QC-LDPC码的需求,提出相应的码设计算法。该算法基于BPEG算法优化环长,根据基础矩阵错误脉冲法测试的最小码距调节模矩阵的构造,优化了码的码距特性,支持参数灵活的码设计。仿真表明该算法码属于BPEG码中误码性能优良的子集,其误码率特性优于WiMAX同参数码。