无线通信、雷达以及软件无线电技术的高速发展都对A/D转换器提出了向射频端靠拢的要求,要求A/D转换器不但要具备超高速的采样速率,同时还要具备较高的转换精度。在各种高速A/D转换器中,折叠插值ADC具有与全并行ADC相当的转换速度,还具有较小的面积和较低的功耗,同时其精度却可以得到进一步的提高。鉴于折叠插值ADC的上述优势,本文在系统架构层面对其开展研究。本文首先介绍了 ADC的基本原理和主要性能指标,其次,分析了多种模数转换器的结构,并对其优缺点进行了比较。然后,对实际的折叠插值转换器中可能存在的各种非理想因素进行了详细的分析。对预放大电路和级联折叠器这两个关键电路,分析了其工作机理,优化了电路结构和性能,并进行了仿真验证确保设计目标的实现。Cadence Spectre仿真下预放大的3dB带宽为2.761GHz,增益为11.85dB,较大的增益可以抑制输入失调。级联折叠器实现了两级折叠,带宽为2.4GHz。为了解决传统折叠插值架构速度和精度的限制,本文结合运用级联折叠插值技术和级间流水线技术,对传统折叠插值架构进行了改进——在电路设计中采用了级联折叠器,改进了折叠波的倍频效应。级间流水技术使得转换通路具有更快的响应速度,从而转换速度也随之提高。本文采用了折叠系数为3,插值系数为3的级间流水的级联折叠插值架构,一共27个预放大器,6级流水,完成了分辨率为12位的高速折叠插值模数转换器的整体架构设计。为了验证本论文采用的基于级间流水线的级联折叠插值架构的可行性,在Cadence Spectre模拟仿真平台上,基于该架构搭建了 12位高速折叠插值模数转换器的整体Verilog-A行为级模型。行为级仿真的结果显示,在采样频率为500MHz,输入信号频率为244.14MHz时,整个模型的有效位数达到了 1.58位,充分验证了级间流水和级联折叠插值等技术对于进一步提高转换器速度和精度的重要作用。