当前,集成电路产业进入了以纳米工艺为代表的SOC(System On Chip)时代,工艺的特征尺寸越来越小,工艺的进步对设计方法学提出了新的挑战。由于设计规模的扩大,芯片的功能设计、仿真、形式验证、测试等都遇到了新的问题。在芯片的物理实现领域,由于特征尺寸的变小,物理实现遇到了以连线延迟为代表的很多全新的问题。 本文介绍了超深亚微米条件下物理实现和验证的流程,全面分析了新工艺带来的物理实现和验证方面的问题。根据新工艺的特性提出了一种先进的0.18um工艺条件下的物理设计和验证流程,根据该流程实现了32位嵌入式CPU CK510;针对流程中现有IR-drop分析方法的缺点,提出了一种新的能有效找到最大压降的IR-drop分析法;为了下一步将CK510系列移植到更新的工艺,完成了90nm工艺标准单元的可制造性设计工作。 本论文的主要工作和创新如下: 1.介绍了超深亚微米工艺条件物理实现的具体流程,重点分析了流程中一些新的技术,如物理综合、虚拟流片、IR-drop验证技术。 2.结合CK510的总体结构和性能要求,分析了在0.18um工艺条件下物理实现的特点,提出了CK510物理设计技术路线。 3.提出了全芯片展平(flatten)的物理综合流程,该流程与传统的物理实现流程相比,turn-around时间短、效率高、时序性能更好。根据这个流程实现了CK510芯片,进行了TSMC和SMIC的0.18um工艺流片,流片结果达到设计要求。