RS码是一类具有很强纠错能力的纠错码，特别是在纠正随机错误和突发错误方面性能优越，因而广泛应用于各类通信系统中，并在卫星通信中起着非常重要的作用。但是由于硬件实现译码器的复杂性，地面接收系统多采用的是软件译码，无法实现数据的实时处理。因此，人们一直努力尝试设计出复杂度低、速度快的译码电路。 本文首先研究了一般的RS编译码算法，然后提出了有限域快速并行乘法器和以乘法器为基础的线形反馈移位寄存器结构的有限域除法器。译码器的设计过程主要包括输入数据的存储、伴随式的计算、关键方程的求解、钱氏搜索、Forney算法等几个功能模块。为了实现更为简单高效的译码器，在关键方程的计算中采用一种改进的BM算法，省去了原来算法中的求逆运算。通过这些优化方法提高了RS编译码器的速度，减少了译码延时和硬件资源使用。 最后利用VHDL硬件描述语言在Altera公司的FPGA上实现了RS(255，223)串行输入编码器和流水线处理的译码器。通过仿真和测试，验证了其性能和工程应用价值。