随着CMOS的扩展和其他纳米技术的出现,器件的随机和统计特性开始对传统二进制的确定计算范式发起挑战。因此涌现了许多关于替代传统二进制计算方案的计算方式的研究。它们的共同特点是计算单元更加简单,因而复杂度低。随机计算便是诸多研究中的一个热点。目前大多数随机计算的设计方案存在计算时间过长和精度较低两大缺陷。因此随机计算往往应用于对精度要求不是十分苛刻的场景,比如图像处理和神经网络。本文从随机计算的缺陷出发,在确保计算精度的前提下,基于提出的随机数发生器分别设计了串行、并行随机计算加速器。两种设计均在MATLAB和Modelsim中进行软件模拟和硬件仿真,最后使用Design Compiler进行硬件开销的评估。串行加速器主要是应用于要求设计面积小的场景,并且计算时间显著缩减。该加速器将低差异序列中的Halton序列用于设计基于确定位流的随机数发生器,使得计算精度得到明显提升;并且计算时间显著减少。实验结果显示,相较于同类设计,该加速器在面积、功耗等硬件开销指标上最低或接近最低;为了验证其性能,将该加速器应用于乘法、图像处理应用中,在相同的计算精度要求下,计算时间能够缩减到同类设计的1/128。并行加速器是在实现和串行设计一样的计算精度前提下,以一定面积开销为代价,换取计算时间的极大缩减。本文将该加速器应用于神经网络,其计算时间不足串行设计方案的1%,因而极大地提升了能源效率,相较于先前的并行设计,设计面积降低了36%,与传统二进制实现方案相比也具有一定优势。综上,本文设计了串行、并行两种随机计算加速器,在保证计算精度的前提下,显著降低了计算时间,并在硬件开销的各项指标上都有显著的优势。