现场可编程门阵列(Field Programmable Gate Array，FPGA)由于其灵活而强大的可编程能力，自1984年诞生以来，在互联网、通信、图像处理、汽车电子和航空航天等领域都得到了广泛应用，其也已从最初实现小型逻辑电路转向实现大型应用电路乃至整个数字系统。随着大数据交互时代的来临，FPGA也面临新的应用需求和挑战。　　FPGA由于其可配置和硬件并行处理能力，适用于大数据处理应用，但传统架构的同质FPGA在更高信号处理速度、效率和带宽上遇到了技术瓶颈的限制。为了满足用户对FPGA实现电路的复杂度和性能的更高需求，缩小因其灵活性带来的与专用集成电路(Application Specific Integrated Circuit，ASIC)之间性能的差距，一方面，学术界和工业界一直致力于更先进的FPGA可编程逻辑结构技术的探索，以获得运算密度和速度的进一步提升，另一方面，FPGA由单一同质结构向集成异质化发展，集成了等越来越多的可编程专用功能模块。由于异质模块有着其自身的逻辑结构和电路特点，需与之相适应的互连结构以充分发挥性能优势。因此，研究高效的异质可编程逻辑以及专用模块互连结构及其电路实现方式有着至关重要的作用。　　本文简述了当前主流的基于SRAM的孤岛型FPGA的基本组成模块和结构，并介绍了基于CAD流程的FPGA架构评估方法和流程，并在此基础上开展研究。　　首先，本文分析了查找表结构的局限性，并与新型与非锥(And-Inverter Cone，AIC)逻辑结构的优缺点进行比较，引入了增强型与非锥单元，基于该结构，针对原架构存在的资源冗余设计、映射工具不完善的薄弱环节，开发集成面向AIC映射工具的CAD平台，提出结构特征匹配的AIC簇互连优化方案，包括:移除输出级交叉矩阵、单级反相交叉矩阵、低负载电路优化、将反馈和输出选择功能分开、限制AIC输出级数的基础上移除中间级交叉矩阵等，通过大量实验得到面积延时积最优的AIC簇互连结构。　　针对与非锥簇面积过大的问题，深入分析其症结，面向AIC逻辑簇输入交叉互连结构设计，在结构参数设计层次，首次提出将引脚输入和输出反馈连通率分离独立设计以获得最优连通率组合的方法;在评估优化流程层次，创新性提出装箱网表统计法，对AIC簇输入和反馈资源占用情况进行分析，为设计及优化提供指导;在电路实现层次，结合AIC逻辑锥结构特点，首次提出双相输入交叉互连电路实现方式，进一步缩小AIC簇的面积。通过优化输入交叉互连结构明显改善了面积制约问题。　　在此基础上，分析了AIC逻辑单元存在的延时差和多级层叠可能导致的毛刺问题。对结构可能配置成的逻辑门输出的传输信号转变概率和毛刺引起的信号转变动态功耗建模定量分析。提出一种基于与或非锥(Nand or Nor，Nandor)结构新型FPGA可编程逻辑架构，使得逻辑锥面积进一步减小的同时，大幅度减小了不同配置模式的输入输出延时差距，提高FPGA整体稳定性，降低毛刺引起的动态功耗。　　与Stratix-Ⅳ结构相比，采用本文所得到的最优化逻辑簇结构，在MCNC和VTR测试电路集平均面积延时积分别减小了49.03％和29.23％;与文献[90]中AIC结构相比，平均面积延时积分别减小了26.92％和28.97％。　　针对嵌入式可编程存储互连结构的研究，本文以M4K为研究对象，简述了其不同配置和工作模式，介绍支撑其可配置和利用率的存储互连结构，并在选定测试电路集的基础上，优化可编程存储模块逻辑高度设计，增加存储模块输入交叉互连模块，优化输入引脚个数和连通率参数，优化扇入和扇出参数，探索不同通道跳转方式对可编程存储应用电路性能的影响，并研究合理的存储模块列排布方式。结合前文结论，实验获取异质逻辑架构下的优化存储结构性能。并根据所得结论指导查找表结构FPGA存储互连模块设计，成功流片，并设计测试方案，获得性能参数，比较分析，验证所得结论的有效性。