从上世纪开始,信息理论、通信技术和半导体技术经历了深入而广泛的研究和发展。纠错码技术,即信道编解码技术,占据重要的地位,是信息高速、可靠传输的关键技术之一。在高速数字通信系统中,先进的前向纠错码(FEC)技术大量采用,是基带接收机中的设计难点,因此,高性能FEC译码芯片设计具有重要的现实意义和应用前景。在FEC技术中,低密度奇偶校验(LDPC)码和里德所罗门(RS)码是目前应用最广泛的两种线性分组码：前者被广泛应用在数字音视频广播系统(如DVB-S2,DTMB,CMMB)和高速数据通信系统(如WiMAX,10Gbase-T, WLAN和WPAN)中；后者被应用于CMMB,DVB-T,ISDB-T,ATSC和DVB-C等系统中。软判决译码算法具有优异的纠错性能,随之而来的是译码复杂度、芯片面积、功耗、译码延时等设计挑战。具体而言,LDPC译码器布线复杂度高,芯片利用率低,成本高,并且具有较高的功耗；同时,LDPC译码器面临来自不同应用系统的苛刻的设计要求。近年来发展起来的RS软判决译码算法,纠错性能比传统的RS硬判决译码大大提高,但是复杂度成倍增长；特别是数字音视频广播系统面临低功耗、低成本、小型化和可移动性的设计需求。因此,高性能RS译码器的实现代价和功耗都需要进一步降低。本论文主要研究上述两种FEC译码器的VLSI实现方法,主要包括：算法到译码器架构的映射、VLSI结构设计和芯片实现。基于降低复杂度的软判决译码算法、合理的并行度选择和存储器设计、流水线技术、提前终止技术、降低功耗技术、芯片面积优化技术等方法,本论文设计并实现了用于1 OGBase-T系统的RS-LDPC译码器、用于WiMAX和WLAN系统的QC-LDPC译码器、用于CMMB系统的HS-LDPC译码器,以及适用于多种音视频广播标准的RS译码器。