智能功率集成电路是高压集成电路和功率集成电路的总称。近年来,智能功率集成电路随着微电子技术的进步而迅猛发展,已经成为机电一体化的关键接口电路,是SOC的核心技术,它将信息采集、处理与功率控制合一,是引发第二次电子革命的关键技术。与普通的集成电路一样,智能功率集成电路同样受到ESD的影响,因此研究怎样提高ESD性能对智能集成电路意义重大。在主流的CMOS工艺中,GGMOS作为ESD的保护器件应用极为广泛,然而工艺线宽的缩小使得对高性能的GGMOS器件的设计越来越难,因此需要对影响GGMOS性能的各种因素进行深入研究,其中版图设计对于ESD性能的影响不容小觑。然而现今工艺生产厂商并对于ESD器件提供的数据并不完备,需要设计者利用仿真软件对于ESD器件的性能进行研究,并对ESD器件的版图设计进行优化,以提高ESD性能。本文利用0.18um工艺研究在5V条件下SPIC版图设计对GGMOS ESD能力的影响。本文首先对于研究过程中所用到的两类软件进行学习,分别是器件模拟软件Medici和版图设计软件Cadence Virtuoso,分析了Medici程序的基本语法使用规则和程序结构的架构,介绍了Virtuoso的使用及验证方法。然后描述了ESD的四种模型,并从I/O pin的角度给出了一些ESD的保护结构,阐述GGMOS器件对片上ESD保护的重要性。再次,利用Medici作为仿真工具,对ESD保护组件GGNMOS的工作曲线进行模拟,对不同工作状态下器件的电流分布、电场分布、空穴分布和温度分布进行对比,并综合分析了各种对GGNMOS的ESD性能有影响的因素,包括了器件的栅长、GBCS(衬底接触孔与栅的距离),GDCS(漏端接触孔与栅的距离)和GSCS(源端接触孔与栅的距离)。从理论上深入分析了这些因素造成GGNMOS性能改变的原因,对GGNMOS进行优化,给出了一个符合ESD性能要求的GGMOS设计。本文中主要分析的是参数对GGNMOS的影响,但对GDPMOS也适用。最后,根据GGMOS版图设计规则,提出了一些会对GGMOS的ESD性能带来影响的方面,包括有源区结构的影响、端部接触结构影响、接触孔布局影响、latch-up现象的影响和源漏的分割带来的影响,并提出优化方案;分析了这些方案所带来优化的原因,并将这些方案逐一实现。本文利用0.18um的工艺,针对5V的GGMOS ESD保护器件进行分析,并通过以上器件仿真结果和版图研究结果,能够为设计提供参考,有利于提高设计效率,设计出高性能的ESD保护器件,降低设计成本。表明该研究能够有效的提高器件的ESD性能,从而对于SPIC进行有效保护。