随着物联网和工业互联网技术的迅速发展,物联网设备的信息安全问题也日益受到人们的关注。为了保障物联网数据传输的机密性,同时更好的满足应用场景中低延迟的需求,本文在开源蜂鸟E203 MCU（Micro Control Unit,微控制单元）的基础上设计扩展了适用于AES（Advanced Encryption Standard,高级加密标准）、RSA复合加密场景的协处理器,组成了拥有安全场景扩展的RISCV SOC（System on Chip,片上系统）。为了适应物联网芯片低成本的需求,对AES、RSA算法核架构进行低开销设计。AES算法核采用实时产生轮秘钥的架构方案,并使用纯组合逻辑实现S盒,相比轮秘钥一次产生的方案,芯片面积减少了22.5%。RSA算法核中将长整数加法分割成多个32位的短整数加法,为了解决蒙哥马利算法中的长整数进位的问题,引入脉动阵列结构,有效降低了关键路径延迟。本文不仅在FPGA（Field Programmable Gate Array,现场可编程门阵列）开发板上对协处理器核进行了功能验证,且对其进行了详细的ASIC（ApplicationSpecific Integrated Circuit,专用集成电路）设计,包括详细的可测试性设计和物理设计。本文所设计的AES算法核已在中芯国际180nm工艺下顺利流片,所设计的协处理器核基于台积电12nm工艺做了详细的可测性设计,基于华虹40nm工艺做了详细的物理设计和性能评估,AES核综合后面积为30805平方微米,物理设计后的硬核面积为44944平方微米,吞吐率可达3.3Gbps;RSA核综合后面积为94552平方微米,物理设计后面积为129600平方微米,一秒内可进行48次1024-bit RSA运算。分别编写调用和不调用协处理器的测试程序,在Xilinx FPGA开发板上对所设计的SOC进行了实现与测试。与无扩展指令相比,协处理器加持下的AES128-bit运算速度提高了234.43倍,RSA 1024-bit运算速度提高了239.91倍。