随着集成电路和通信技术的快速发展,传统并行数据传输无法满足现在的远距离高速数据传输的需求,串行接口SerDes逐渐成为高速接口技术的主流。串行器和时钟恢复电路作为SerDes的核心部分,需要精确的时钟产生电路支持,时钟信号的抖动大小直接影响串行器及时钟恢复电路的性能。SerDes物理层需要满足多个协议,不同协议均有其对应的时钟频率,自适应带宽电荷泵锁相环成为实现该性能指标的首选结构,该结构既有传统CPPLL低功耗、易于集成等优点,同时还能实现不同频点抖动的最优输出。本设计中采用65nm CMOS工艺,应用于6.25Gbps Ser Des中作为时钟发生电路。参考时钟125MHz,在10-12误码率条件下,总相位抖动低于7.5%。电路设计中,针对PFD死区问题进行改进,提高鉴相精度;CP电路中,针对传统CP非理想因素进行优化,较传统结构输出杂散降低13.8dB;采用双CP结构实现自适应带宽,通过调整电流比调整环路带宽,实现各频点低相位噪声输出;在经典差分结构的基础上对压控振荡器电路进行调整,不仅可实现输出占空比处于48%-52%范围,同时捕获范围可达到400MHz-5GHz;反馈分频器中采用高速锁存器结构,可以实现4.6GHz输入信号仍能正常分频;锁相环环路中还加入了加速启动电路,可以实现快速锁定。后仿结果显示,本设计锁相环在不同频点的不同PVT情况下均可正常锁定,且锁定时间低于3us,八相位输出占空比达到48%-52%,常温常压下功耗低于29mW,总抖动均小于7.5%,芯片版图面积为0.29mm~2。