随着集成电路集成度的增加，越来越多的功能块可被集成到一个芯片中，被称为片上系统(SoC)。这就造成了在测试生成方面难度的增加和大的测试数据容量。而施加这些测试数据需要复杂的高速的自动测试设备(ATE)和长的测试时间。因此，测试花费就非常高，通常是每分钟几美元的数量级。除此之外，与硅片密度相比，芯片的引脚数量增长缓慢，限制了测试应用带宽的提高，增加了测试时间。而且，被测半导体产品技术的进步领先于ATE的技术进步，因此，不能进行全速测试。与传统的外部测试方法相比，内建自测试(BIST)是一种有吸引力的选择。BIST将测试模式生成，测试应用和测试响应移入到芯片自身中，从而摆脱了对昂贵的ATE的依赖，缩减了测试花费，并且能够进行全速测试，本论文主要是为解决多扫描链的BIST中的一些问题。首先介绍了可测试性设计(DFT)和SoC测试中的一些基本的概念和方法。其次，对逻辑BIST尤其是测试模式生成技术进行了广泛的研究。对穷举测试，伪穷举测试，伪随机测试，加权测试和“存储与生成”的测试方法进行了详细的介绍。接着，本文对相移器设计算法进行了优化。相移器在多扫描链的伪随机测试中能够克服扫描链数据之间的相关性，对提高被测电路的故障覆盖率有着重要的作用。在原相移器设计算法的基础上，本文提出通过增加一个伪随机数生成函数来选择异或节点的相移器设计算法。实验结果表明此算法不仅克服了原算法设计的相移器造成LFSR扇出过大的缺点，而且提高了伪随机测试故障的覆盖率。在伪随机测试中和混合模式测试中有一定的实用价值。最后，本文运用有约束的输入精简、LFSR编码与折叠计数器技术，实现对确定的测试集压缩与生成。测试集在经过约束输入精简后，不仅测试向量的位数大大减少，而且确定位位数也有所减少。因此可进一步应用LFSR和折叠计数器相结合的方法对测试集进一步压缩。此方法的主要优点是将多种测试新方法有机地结合在一起，充分发挥了各自方法压缩测试数据的优势。与国际上同类的方法相比，建议的方案需要更少的测试数据存储容量，而且能够很好地适应于传统的EDA设计流。尤其突出的是测试应用时间得到明显改善，总体性能得到了全面提升。